JPS6337659A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6337659A JPS6337659A JP18131686A JP18131686A JPS6337659A JP S6337659 A JPS6337659 A JP S6337659A JP 18131686 A JP18131686 A JP 18131686A JP 18131686 A JP18131686 A JP 18131686A JP S6337659 A JPS6337659 A JP S6337659A
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- Japan
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- polycrystalline silicon
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- resistor
- transistor
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Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
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- 229910052710 silicon Inorganic materials 0.000 abstract 2
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラデバイスによる半導体集積回路に関
するものである。
するものである。
一般に、ｎｐｎ型バイポーラトランジスタをオンさせる
にはエミッタ・ペース接合を順にバイアスさせ、エミッ
タからコレクタに向けて電子を放出させる。この時、ｐ
型のベース領域には、エミッタ・ペース接合からベース
・コレクタ接合方向に過剰少数キャリア、すなわち、電
子の濃度勾配が生じ電子は拡故によりペース領域中を通
過する。
にはエミッタ・ペース接合を順にバイアスさせ、エミッ
タからコレクタに向けて電子を放出させる。この時、ｐ
型のベース領域には、エミッタ・ペース接合からベース
・コレクタ接合方向に過剰少数キャリア、すなわち、電
子の濃度勾配が生じ電子は拡故によりペース領域中を通
過する。
このＴｒ ｆオフさせるにはエミッタｅペース間に印加
されている順バイアス電圧ｒＯにすればよい。
されている順バイアス電圧ｒＯにすればよい。
しかしながらエミッタ・ペース接合のバイアスをＯｖに
してもトランジスタはすぐにはオフせず、前記ペース領
域中の過剰電子がエミッタ又はコレクタ領域に拡散して
平衡状態になるまで電流は流れ続ける。このペース領域
中の過剰電子の除去をすみやかにするため第２図に示す
様にトランジスタのエミッタ・ペース間に抵抗を付け、
この抵抗を通じてペース領域中の過剰電子を放出する。
してもトランジスタはすぐにはオフせず、前記ペース領
域中の過剰電子がエミッタ又はコレクタ領域に拡散して
平衡状態になるまで電流は流れ続ける。このペース領域
中の過剰電子の除去をすみやかにするため第２図に示す
様にトランジスタのエミッタ・ペース間に抵抗を付け、
この抵抗を通じてペース領域中の過剰電子を放出する。
しかしながら、抵抗は不純物の拡散により作るため、そ
の抵抗を作る領域も含めるとトランジスタと同等かそれ
以上の面積を必要とする。
の抵抗を作る領域も含めるとトランジスタと同等かそれ
以上の面積を必要とする。
上述した様に、トランジスタがオフするのに要する時間
を改善するためエミッタ・ペース間に抵抗をけけると、
従来技術で＃′ｉ抵抗領域の面積が大きいため集積回路
の集積度を上げることができないという問題点があった
。
を改善するためエミッタ・ペース間に抵抗をけけると、
従来技術で＃′ｉ抵抗領域の面積が大きいため集積回路
の集積度を上げることができないという問題点があった
。
従って本発明の目的は、バイポーラトランジスタにおい
て高集積度のペース電荷放電用抵抗もしくはダイオード
をもつ半導体集積回路を提供することにある。
て高集積度のペース電荷放電用抵抗もしくはダイオード
をもつ半導体集積回路を提供することにある。
上述した従来のペース電荷放電用抵抗もしくはダイオー
ド葡有するトランジスタにおいては抵抗もしくはダイオ
ードを不純物の拡散によ）トランジスタ素子とは別の領
域に作るのに対し、本発明ではトランジスタのエミッタ
・ベースコンタクト間で、しかも、ペース電荷を放電し
ようとするトランジスタ素子の上に多結晶シリコンによ
り作成するという独創的内容を有する。
ド葡有するトランジスタにおいては抵抗もしくはダイオ
ードを不純物の拡散によ）トランジスタ素子とは別の領
域に作るのに対し、本発明ではトランジスタのエミッタ
・ベースコンタクト間で、しかも、ペース電荷を放電し
ようとするトランジスタ素子の上に多結晶シリコンによ
り作成するという独創的内容を有する。
本発明の半導体集積回路は、トランジスタＯエミッタ・
ペース間に入れるペース電荷放電用抵抗もしくはダイオ
ードがそのトランジスタ領域上のエミッタ・ベースコン
タクト間の多結晶シリコンによシ成るという構造を有す
る。
ペース間に入れるペース電荷放電用抵抗もしくはダイオ
ードがそのトランジスタ領域上のエミッタ・ベースコン
タクト間の多結晶シリコンによシ成るという構造を有す
る。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明による第１の実施例の断面図である。
埋込みコレクタ層１の上にコレクタ領域２を形成しその
中にｐ型のペース領域３を形成する。コレクタコンタク
ト７とエミッタコンタクト５の上にＦｉｎ型の多結晶シ
リコン１１、ベースコンタクト６の上にはｐ型の多結晶
シリコン９が各各形成される。多結晶シリコン９と１１
はエミッタコンタクトに近い側でｐｎ接合を形成するが
白金シリサイド１２によシ短絡される。多結晶シリコン
の酸化膜１３は白金シリサイドが形成されるのを防ぎ、
この下のｐ型の多結晶シリコン９０部分が本発明による
ペース電荷放電用抵抗である。
中にｐ型のペース領域３を形成する。コレクタコンタク
ト７とエミッタコンタクト５の上にＦｉｎ型の多結晶シ
リコン１１、ベースコンタクト６の上にはｐ型の多結晶
シリコン９が各各形成される。多結晶シリコン９と１１
はエミッタコンタクトに近い側でｐｎ接合を形成するが
白金シリサイド１２によシ短絡される。多結晶シリコン
の酸化膜１３は白金シリサイドが形成されるのを防ぎ、
この下のｐ型の多結晶シリコン９０部分が本発明による
ペース電荷放電用抵抗である。
この本発明による抵抗は従来の様に単結晶シリコン中に
不純物を拡散して形成するのではなく、多結晶シリコン
を用い、しかもトランジスタ領域の上のエミッターベー
スコンタクト間に形成するため抵抗分の面積増加が全く
ない。第２図は等価回路図である。第３図は実際の回路
で使用されている例であり抵抗３２がトランジスタＱ！
のペース電荷放電用抵抗でちる。同じ勇３図でダイオー
ド３１はトランジスタＱｌのペース電荷を引きぬく丸め
のダイオードとして作用する。すなわちゲートの入力端
子ＩＮがＨｉｇｈからＬｏｗへ移るにつれトランジスタ
Ｑｌはオンからオフ状態になる。
不純物を拡散して形成するのではなく、多結晶シリコン
を用い、しかもトランジスタ領域の上のエミッターベー
スコンタクト間に形成するため抵抗分の面積増加が全く
ない。第２図は等価回路図である。第３図は実際の回路
で使用されている例であり抵抗３２がトランジスタＱ！
のペース電荷放電用抵抗でちる。同じ勇３図でダイオー
ド３１はトランジスタＱｌのペース電荷を引きぬく丸め
のダイオードとして作用する。すなわちゲートの入力端
子ＩＮがＨｉｇｈからＬｏｗへ移るにつれトランジスタ
Ｑｌはオンからオフ状態になる。
この時トランジスタＱｓのペース電荷はダイオード３１
と３３を通じて入力端子ｌＮｌ２駆動している回路（図
示せず）に吸収される。この様にトランジスタのオフ時
のペース電荷の放電はそのトランジスタのエミッタｅベ
ース間の抵抗だけでなく、そのトランジスタの１段上の
エミッターベース間の放電用ダイオードによっても行な
われる。
と３３を通じて入力端子ｌＮｌ２駆動している回路（図
示せず）に吸収される。この様にトランジスタのオフ時
のペース電荷の放電はそのトランジスタのエミッタｅベ
ース間の抵抗だけでなく、そのトランジスタの１段上の
エミッターベース間の放電用ダイオードによっても行な
われる。
第４肉は本発明による第２の実施例の断面図であシ、そ
の目的とする構造は第３図で述べた様に放電用ダイオー
ドをトランジスタのエミッタ、ベースコンタクト間に形
成することにある。等伊回路を第５図に示す。第４図で
番号が寸けられていない部分は第１図と同一である。エ
ミッタ・ベースコンタクト上の多結晶シリコン４１．４
４が各各ｎ型、ｐ盤であをのは第１図と同じであるが、
さらにｐ型ｔｎＷの多結晶シリコン４２．４３を形成す
る点が異なる。ｐ型、ｎ型の多結晶シリコン４２．４１
と４４．４３は各々白金シリサイドにより短絡されてお
り、ｐｎ接合は多結晶シリコンの酸化膜４５の下に１つ
形成される。ｐ型、ｎ型の多結晶シリコン４２．４３は
各々エミッタ・ペースと接続されているので第５図の等
価回路図中のダイオード５１の様にトランジスタのエミ
ッタ・ペース間にダイオードが形成される。このダイオ
ードはトランジスタ領域の上のエミッタ・ベースコンタ
クト間に形成されるため新たな領域は必要としない。
の目的とする構造は第３図で述べた様に放電用ダイオー
ドをトランジスタのエミッタ、ベースコンタクト間に形
成することにある。等伊回路を第５図に示す。第４図で
番号が寸けられていない部分は第１図と同一である。エ
ミッタ・ベースコンタクト上の多結晶シリコン４１．４
４が各各ｎ型、ｐ盤であをのは第１図と同じであるが、
さらにｐ型ｔｎＷの多結晶シリコン４２．４３を形成す
る点が異なる。ｐ型、ｎ型の多結晶シリコン４２．４１
と４４．４３は各々白金シリサイドにより短絡されてお
り、ｐｎ接合は多結晶シリコンの酸化膜４５の下に１つ
形成される。ｐ型、ｎ型の多結晶シリコン４２．４３は
各々エミッタ・ペースと接続されているので第５図の等
価回路図中のダイオード５１の様にトランジスタのエミ
ッタ・ペース間にダイオードが形成される。このダイオ
ードはトランジスタ領域の上のエミッタ・ベースコンタ
クト間に形成されるため新たな領域は必要としない。
以上説明した様に、本発明によれば、バイポーラトラン
ジスタ領域内のエミッタ・ベースコンタクト間に多結晶
シリコンによる抵抗もしくはｐｎダイオードを形成する
ことによシトランジスタのスイッチング送度が改善され
た高集積度の半導体集積回路が得られる。
ジスタ領域内のエミッタ・ベースコンタクト間に多結晶
シリコンによる抵抗もしくはｐｎダイオードを形成する
ことによシトランジスタのスイッチング送度が改善され
た高集積度の半導体集積回路が得られる。
第１図は本発明の第１の実施例の断面図、第２図はその
等価回路図、第３図は実際のゲート回路図、第４図は本
発明の第２の実施例の断面図、第５図はその等価回路図
。 Ｑｌ、Ｑｚ−・・・・・トランジスタ。 代理人 弁理士 内 原 晋 ０べ電電￥ＰＩ抵−ｆｆｔ）
等価回路図、第３図は実際のゲート回路図、第４図は本
発明の第２の実施例の断面図、第５図はその等価回路図
。 Ｑｌ、Ｑｚ−・・・・・トランジスタ。 代理人 弁理士 内 原 晋 ０べ電電￥ＰＩ抵−ｆｆｔ）
Claims (1)
- バイポーラトランジスタにおいて、その素子領域上でし
かもエミッタコンタクトとベースコンタクト間に多結晶
シリコンによる抵抗もしくはダイオードを有する半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18131686A JPS6337659A (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18131686A JPS6337659A (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337659A true JPS6337659A (ja) | 1988-02-18 |
Family
ID=16098548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18131686A Pending JPS6337659A (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954865A (en) * | 1988-05-10 | 1990-09-04 | Stc Plc | Integrated circuits |
-
1986
- 1986-07-31 JP JP18131686A patent/JPS6337659A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954865A (en) * | 1988-05-10 | 1990-09-04 | Stc Plc | Integrated circuits |
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