JPS6336457A - デ−タ折返し方式 - Google Patents
デ−タ折返し方式Info
- Publication number
- JPS6336457A JPS6336457A JP61180807A JP18080786A JPS6336457A JP S6336457 A JPS6336457 A JP S6336457A JP 61180807 A JP61180807 A JP 61180807A JP 18080786 A JP18080786 A JP 18080786A JP S6336457 A JPS6336457 A JP S6336457A
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- JP
- Japan
- Prior art keywords
- data
- control circuit
- controller
- dma control
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000012360 testing method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
１個のＤＭＡ制御回路を存するアダプタにおいて、２個
のポート及び各ポートに対応したコントローラを設ける
と共に、一方のコントローラとＤＭＡ制御回路との間に
データ・バッファを設け、データの折返しを行う場合に
、先ずＤ Ｍ Ａ制御回路の制御によりデータ・バッフ
ァにデータを書込み、次にデータ・バッファからデータ
を読み出し、読み出されたデータをＤ Ｍ Ａ制御回路
を介してメモリに転送するようにしたものである。
のポート及び各ポートに対応したコントローラを設ける
と共に、一方のコントローラとＤＭＡ制御回路との間に
データ・バッファを設け、データの折返しを行う場合に
、先ずＤ Ｍ Ａ制御回路の制御によりデータ・バッフ
ァにデータを書込み、次にデータ・バッファからデータ
を読み出し、読み出されたデータをＤ Ｍ Ａ制御回路
を介してメモリに転送するようにしたものである。
本発明は、出力したデータを折り返して入力することに
よりアダプタのインタフェース機能をチエツクするデー
タ折返し方式に関するものである。
よりアダプタのインタフェース機能をチエツクするデー
タ折返し方式に関するものである。
従来、コンピュータのバスに接続された筒速ＤＭ Ａ
ａ ｆａを持つパラレル・インタフェース・アダプタに
おいて、インタフェース上のデータを折り返して、イン
タフェースの機能をチエツクするためには、アダプタに
おいてＤＭＡ制御回路が１個しか存在しない場合、２個
のアダプタが必要であった。 ′ 〔解決しようとする問題点〕 従来のデータ折返し方式では、インタフェース機能の試
験のために、通常運転時には使用しない可能性のあるア
ダプタを１個余分に設置する必要があり、試験が煩雑に
なると言う問題点があった。
ａ ｆａを持つパラレル・インタフェース・アダプタに
おいて、インタフェース上のデータを折り返して、イン
タフェースの機能をチエツクするためには、アダプタに
おいてＤＭＡ制御回路が１個しか存在しない場合、２個
のアダプタが必要であった。 ′ 〔解決しようとする問題点〕 従来のデータ折返し方式では、インタフェース機能の試
験のために、通常運転時には使用しない可能性のあるア
ダプタを１個余分に設置する必要があり、試験が煩雑に
なると言う問題点があった。
゛本発明は、この点に鑑みて創作されたものであって、
１個のアダプタでインタフェース機能のチエツクを行い
得るようになったデータ折返し方式を提供することを目
的としている。
１個のアダプタでインタフェース機能のチエツクを行い
得るようになったデータ折返し方式を提供することを目
的としている。
第１図は本発明の原理図である。第１図において、１は
中央処理装置、２はアダプタ、３はメモリ、４はＤＭＡ
制御回路、５はデータ・バッファ、６−０と６−１はコ
ントローラ、７はメモリ・アドレス・レジスタ、８はバ
イト・カウント・レジスタ、９は人出力バッファをそれ
ぞれ示している。
中央処理装置、２はアダプタ、３はメモリ、４はＤＭＡ
制御回路、５はデータ・バッファ、６−０と６−１はコ
ントローラ、７はメモリ・アドレス・レジスタ、８はバ
イト・カウント・レジスタ、９は人出力バッファをそれ
ぞれ示している。
ＤＭＡ制御回路４は、メモリ・アドレス・レジスタ７、
バイト・カウント・レジスタ８及び入出力バッファ９を
有している。コントローラ６−０とＤＭＡ制御回路４の
間にはデータ・バッファ５が設けられている。アダプタ
２は、２個のポートを有しており、ポート＃０とポート
＃１の間には折返し用の信号線路が設けられている。
バイト・カウント・レジスタ８及び入出力バッファ９を
有している。コントローラ６−０とＤＭＡ制御回路４の
間にはデータ・バッファ５が設けられている。アダプタ
２は、２個のポートを有しており、ポート＃０とポート
＃１の間には折返し用の信号線路が設けられている。
折返し試験を行う場合、ＤＭＡ制御回路４のみを動作さ
せ、メモリ３のデータをデータ・バッファ２に格納する
。次に、コントローラ６−０． ｍｌントローラ６−１
及びＤＭＡ制御回路４を動作させ、データ・バッファ５
のデータをコントローラ６−０、折返し用信号線路、コ
ントローラ６−ｌＤＭＡ制御回路４及びバスを経由して
メモリ３に書き込む。また、最初にＤＭＡ制御回路４、
コントローラ６−１、折返し用信号線路、コントローラ
６−０を経由してデータ・バッファ５にデータを書き込
み、次にデータ・バッファ５から読み出されたデータを
Ｄ Ｍ Ａ ＄１１１１１回路４を介してメモリ３に書
き込むようにしても良い。
せ、メモリ３のデータをデータ・バッファ２に格納する
。次に、コントローラ６−０． ｍｌントローラ６−１
及びＤＭＡ制御回路４を動作させ、データ・バッファ５
のデータをコントローラ６−０、折返し用信号線路、コ
ントローラ６−ｌＤＭＡ制御回路４及びバスを経由して
メモリ３に書き込む。また、最初にＤＭＡ制御回路４、
コントローラ６−１、折返し用信号線路、コントローラ
６−０を経由してデータ・バッファ５にデータを書き込
み、次にデータ・バッファ５から読み出されたデータを
Ｄ Ｍ Ａ ＄１１１１１回路４を介してメモリ３に書
き込むようにしても良い。
第２図は本発明のアダプタの１実施例構成を示す図であ
る。第２図において、１０はコマンド・レジスタ、１１
はマルチプレクサ、１２はマイクロプロセッサ、１３は
ＲＯＭ、１４はＲＡＭ、工５はパリティ・ジェネレータ
、Ｇは３ステート・ゲートをそれぞれ示している。コマ
ンド・レジスタ１０にはコマンドがセットされる。コマ
ンド・レジスタ１０にコマンドがセントされると、マイ
クロプロセッサ１２に割込みがかけられる。マルチプレ
クサ１１は、データ・バッファ５にセットするデータを
選択するものである。データ・バッファ５はＦｉＦＯ形
式のものである。マイクロプロセッサ１２はＲＯＭ１３
内の制御プログラムを実行するものである。ｉイクロプ
ロセノサ１２、ＲＯＭ１．３及びＲＡ Ｍ １４は、ア
ダプタ全体の制御を行う制御部を構成している。ポート
＃０からデータを出力することも、ポート＃０からデー
タを取り込むことも出来る。ポート＃１についても同様
である。
る。第２図において、１０はコマンド・レジスタ、１１
はマルチプレクサ、１２はマイクロプロセッサ、１３は
ＲＯＭ、１４はＲＡＭ、工５はパリティ・ジェネレータ
、Ｇは３ステート・ゲートをそれぞれ示している。コマ
ンド・レジスタ１０にはコマンドがセットされる。コマ
ンド・レジスタ１０にコマンドがセントされると、マイ
クロプロセッサ１２に割込みがかけられる。マルチプレ
クサ１１は、データ・バッファ５にセットするデータを
選択するものである。データ・バッファ５はＦｉＦＯ形
式のものである。マイクロプロセッサ１２はＲＯＭ１３
内の制御プログラムを実行するものである。ｉイクロプ
ロセノサ１２、ＲＯＭ１．３及びＲＡ Ｍ １４は、ア
ダプタ全体の制御を行う制御部を構成している。ポート
＃０からデータを出力することも、ポート＃０からデー
タを取り込むことも出来る。ポート＃１についても同様
である。
第３図は折返しテストのためのコマンド列を示す図であ
る。先ず、コマンド・レジスタ１０に折返しモード・コ
マンドが与えられる。折返しモード・コマンドがコマン
ド・レジスタ１０にセットされると、マイクロプロセッ
サ１２は折返しモードであることをＲＡＭ１４内に記憶
する。次に、コマンド・レジスタ１０にポート＃０を指
定したＷｒｉｔｅコマンドが与えられる。コマンド・レ
ジスタＩＯにＷｒｉｔｅコマンドがセットされると、折
返しモードであるか否かが調べられ、折返しモードの場
合にはＤＭＡ制御回路４が起動され、メモリ３のデータ
がデータ・バ・ノファ５に格納される。折返しモードで
ない場合には、コントローラ６−０を通して転送データ
がポート＃０より出力される。次に、コマンド・レジス
タ１０にポート＃１を指定したＲｅａｄコマンドが与え
られる。
る。先ず、コマンド・レジスタ１０に折返しモード・コ
マンドが与えられる。折返しモード・コマンドがコマン
ド・レジスタ１０にセットされると、マイクロプロセッ
サ１２は折返しモードであることをＲＡＭ１４内に記憶
する。次に、コマンド・レジスタ１０にポート＃０を指
定したＷｒｉｔｅコマンドが与えられる。コマンド・レ
ジスタＩＯにＷｒｉｔｅコマンドがセットされると、折
返しモードであるか否かが調べられ、折返しモードの場
合にはＤＭＡ制御回路４が起動され、メモリ３のデータ
がデータ・バ・ノファ５に格納される。折返しモードで
ない場合には、コントローラ６−０を通して転送データ
がポート＃０より出力される。次に、コマンド・レジス
タ１０にポート＃１を指定したＲｅａｄコマンドが与え
られる。
コマンド・レジスタ１０にＲｅａｄコマンドがセットさ
れると、この場合も折返しモードであるか否かが調べら
れ、折返しモードの場合には、データ・バッファ５内の
データがポート＃０、ポート＃１を通して折り返され、
ＤＭＡ制御回路４及びパスを介してメモリ３に書き込ま
れる。
れると、この場合も折返しモードであるか否かが調べら
れ、折返しモードの場合には、データ・バッファ５内の
データがポート＃０、ポート＃１を通して折り返され、
ＤＭＡ制御回路４及びパスを介してメモリ３に書き込ま
れる。
以上の説明から明らかなように、本発明によれば、アダ
プタのインタフェースのチエツクを節単に行うことが出
来る。
プタのインタフェースのチエツクを節単に行うことが出
来る。
第１図は本発明の原理図、第２図は本発明のアダプタの
１実施例構成を示す図、第３図は折返しテストのための
コマンド列を示す図である。 １・・・中央処理装置、２・・・アダプタ、３・・・メ
モリ、４・・・ＤＭＡ制御回路、５・・・データ・バッ
ファ、６−Ｏと６−１・・・コントローラ、７・・・メ
モリ・アドレス・レジスタ、８・・・バイト・カウント
・レジスタ、９・・・入出カバソファ、１０・・・コマ
ンド・レジスタ、１１・・・マルチプレクサ、１２・・
・マイクロプロセッサ、１３・・・ＲＯＭ、１４・・・
ＲＡＭ、１５・・・パリティ・ジェネレータ、Ｇ・・・
３ステート・ゲート。 オイと日月の原理図 第１図 ヱタ゛プクの １実とイＷＩＪ 第２図 祈辺、しテストのためのコマ外′刊 第３図
１実施例構成を示す図、第３図は折返しテストのための
コマンド列を示す図である。 １・・・中央処理装置、２・・・アダプタ、３・・・メ
モリ、４・・・ＤＭＡ制御回路、５・・・データ・バッ
ファ、６−Ｏと６−１・・・コントローラ、７・・・メ
モリ・アドレス・レジスタ、８・・・バイト・カウント
・レジスタ、９・・・入出カバソファ、１０・・・コマ
ンド・レジスタ、１１・・・マルチプレクサ、１２・・
・マイクロプロセッサ、１３・・・ＲＯＭ、１４・・・
ＲＡＭ、１５・・・パリティ・ジェネレータ、Ｇ・・・
３ステート・ゲート。 オイと日月の原理図 第１図 ヱタ゛プクの １実とイＷＩＪ 第２図 祈辺、しテストのためのコマ外′刊 第３図
Claims (1)
- 【特許請求の範囲】 中央処理装置（１）と、メモリ（３）と、１個のＤＭＡ
制御回路（４）を持つアダプタ（２）を具備するデータ
処理装置において、 ２個のポート及び各ポートに対応したコントローラ（６
−０、６−１）を設けると共に、コントローラ（６−１
）とＤＭＡ制御回路（４）との間にデータ・バッファ（
５）を設け、 データの折り返しを行う場合に、先ずＤＭＡ制御回路（
４）の制御によりメモリ（３）のデータをデータ・バッ
ファ（５）に書込み、次にデータ・バッファ（５）から
データを読み出し、読み出したデータをＤＭＡ制御回路
（４）を介してメモリ（３）に転送することを特徴とす
るデータ折返し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180807A JPS6336457A (ja) | 1986-07-31 | 1986-07-31 | デ−タ折返し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180807A JPS6336457A (ja) | 1986-07-31 | 1986-07-31 | デ−タ折返し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336457A true JPS6336457A (ja) | 1988-02-17 |
Family
ID=16089693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180807A Pending JPS6336457A (ja) | 1986-07-31 | 1986-07-31 | デ−タ折返し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095276A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 直列入／出力インターフェスを有するマルチポートメモリ素子 |
-
1986
- 1986-07-31 JP JP61180807A patent/JPS6336457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095276A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 直列入／出力インターフェスを有するマルチポートメモリ素子 |
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