JPS6335125B2 - - Google Patents
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- JPS6335125B2 JPS6335125B2 JP792781A JP792781A JPS6335125B2 JP S6335125 B2 JPS6335125 B2 JP S6335125B2 JP 792781 A JP792781 A JP 792781A JP 792781 A JP792781 A JP 792781A JP S6335125 B2 JPS6335125 B2 JP S6335125B2
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- JP
- Japan
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- switch
- circuit
- capacitor
- switches
- switched capacitor
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- 239000003990 capacitor Substances 0.000 claims description 60
- 238000007599 discharging Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明はスイツチドキヤパシタ回路、すなわ
ち、高速スイツチによつてキヤパシタの接続を切
替え、キヤパシタ内の電荷の充放電を制御するこ
とによつて標本化された信号の加減算、蓄積等を
行ない、等価的に抵抗器、微積分回路、遅延回路
等の信号処理を行なう回路に係る。
ち、高速スイツチによつてキヤパシタの接続を切
替え、キヤパシタ内の電荷の充放電を制御するこ
とによつて標本化された信号の加減算、蓄積等を
行ない、等価的に抵抗器、微積分回路、遅延回路
等の信号処理を行なう回路に係る。
従来、種々のスイツチドキヤパシタ回路が提案
され、一部は実用化されているが、代表的な構成
としては、正負の入力端子と、上記入力端子と出
力端子間にインピーダンス回路を結合した演算増
幅器と、上記入力端子と信号源との間にスイツチ
ドキヤパシタを直列あるいは並列に結合して構成
され、上記インピーダンス回路を適宜設定するこ
とによつて、各種の伝達特性を持つ回路を実現で
きる。例えば上記インピーダンス回路をキヤパシ
タで構成することによつて積分器を構成できる。
され、一部は実用化されているが、代表的な構成
としては、正負の入力端子と、上記入力端子と出
力端子間にインピーダンス回路を結合した演算増
幅器と、上記入力端子と信号源との間にスイツチ
ドキヤパシタを直列あるいは並列に結合して構成
され、上記インピーダンス回路を適宜設定するこ
とによつて、各種の伝達特性を持つ回路を実現で
きる。例えば上記インピーダンス回路をキヤパシ
タで構成することによつて積分器を構成できる。
又、スイツチドキヤパシタ回路はスイツチ、キ
ヤパシタおよび演算増幅器のみで構成できるた
め、MOS技術を用いて大規模の集積回路（LSI）
化が可能なため近時、開発が活発に行なわれてい
る。
ヤパシタおよび演算増幅器のみで構成できるた
め、MOS技術を用いて大規模の集積回路（LSI）
化が可能なため近時、開発が活発に行なわれてい
る。
しかし、スイツチドキヤパシタ回路をLSIで実
現する場合、チツプサイズを減少することを目的
として使用キヤパシタのキヤパシタンスを減じて
ゆくと、LSI構造上、必然的に派生するストレイ
キヤパシタンスの影響を避け難くなり、回路特性
の劣化をきたすという問題がある。
現する場合、チツプサイズを減少することを目的
として使用キヤパシタのキヤパシタンスを減じて
ゆくと、LSI構造上、必然的に派生するストレイ
キヤパシタンスの影響を避け難くなり、回路特性
の劣化をきたすという問題がある。
従来、このストレイキヤパシタンスの影響を軽
減するため、スイツチドキヤパシタの電極間、あ
るいは電極とアース間にスイツチを配してストレ
イキヤパシタンスの影響を軽減する回路が後で詳
しく説明する如く種々知られているが、スイツチ
回路の構成上、スパイク雑音、電源雑音の影響を
受けやすい、他の回路と間で漏話が起こりやすい
等の問題がある。
減するため、スイツチドキヤパシタの電極間、あ
るいは電極とアース間にスイツチを配してストレ
イキヤパシタンスの影響を軽減する回路が後で詳
しく説明する如く種々知られているが、スイツチ
回路の構成上、スパイク雑音、電源雑音の影響を
受けやすい、他の回路と間で漏話が起こりやすい
等の問題がある。
したがつて本発明の目的はストレイキヤパシタ
ンスの影響を、スパイク雑音、電源雑音あるいは
漏話等の増加なしに軽減するスイツチドキヤパシ
タ回路を実現することである。
ンスの影響を、スパイク雑音、電源雑音あるいは
漏話等の増加なしに軽減するスイツチドキヤパシ
タ回路を実現することである。
上記目的を達成するため、本発明によるスイツ
チドキヤパシタ回路は、第１および第２の電極を
有するキヤパシタと、入力端子と上記第１の電極
間に設けられた第１のスイツチと、出力端子と上
記第２の電極間に設けられた第２のスイツチと、
上記第１および第２の電極間に設けられた第３の
スイツチと、上記第１又は第２の電極のいずれか
一方と接地間に設けられた第４のスイツチ、およ
び上記キヤパシタの充電時は上記第１および第２
のスイツチをオン、第３および第４のスイツチを
オフとし放電時は上記第１および第２のスイツチ
をオフ、第３および第４のスイツチをオンとする
スイツチ制御回路を備えたことを特徴とする。
チドキヤパシタ回路は、第１および第２の電極を
有するキヤパシタと、入力端子と上記第１の電極
間に設けられた第１のスイツチと、出力端子と上
記第２の電極間に設けられた第２のスイツチと、
上記第１および第２の電極間に設けられた第３の
スイツチと、上記第１又は第２の電極のいずれか
一方と接地間に設けられた第４のスイツチ、およ
び上記キヤパシタの充電時は上記第１および第２
のスイツチをオン、第３および第４のスイツチを
オフとし放電時は上記第１および第２のスイツチ
をオフ、第３および第４のスイツチをオンとする
スイツチ制御回路を備えたことを特徴とする。
本発明のスイツチドキヤパシタ回路によれば、
上述の構成によつて、放電時の時定数を著しく小
さくすると同時にストレイキヤパシタンスの影響
をすみやかに除去し、放電されたスイツチドキヤ
パシタの電位をアース電位にすることができるの
で、他の演算増幅器と組合せた回路において、正
確な動作を行なわせることができ、又アースとし
て布線を用いるとき布線抵抗による漏話がないと
いう効果を有する。
上述の構成によつて、放電時の時定数を著しく小
さくすると同時にストレイキヤパシタンスの影響
をすみやかに除去し、放電されたスイツチドキヤ
パシタの電位をアース電位にすることができるの
で、他の演算増幅器と組合せた回路において、正
確な動作を行なわせることができ、又アースとし
て布線を用いるとき布線抵抗による漏話がないと
いう効果を有する。
以下、図面を用いて本発明を詳細に説明する。
まず、本発明の理解を容易にするためにスイツチ
ドキヤパシタ回路のストレイキヤパシタの影響を
軽減する回路として提案されている従来のスイツ
チドキヤパシタについて説明する。
まず、本発明の理解を容易にするためにスイツチ
ドキヤパシタ回路のストレイキヤパシタの影響を
軽減する回路として提案されている従来のスイツ
チドキヤパシタについて説明する。
第１図は従来提案されているスイツチドキヤパ
シタ回路を有する積分回路の回路図である。同図
に示す如く、入力端子１からの信号はスイツチド
キヤパシタ回路４を介して、演算増幅器５の負入
力端子に結合され、その出力端子３より積分出力
V0を得る。スイツチドキヤパシタ回路４は、キ
ヤパシタの第１電極と入力端子に接続された第１
のスイツチ８と、キヤパシタ７の第２の電極と出
力端子２に接続されたスイツチ９と、上記キヤパ
シタ７の第１および第２の電極と接地間にそれぞ
れ結合されたスイツチ１０および１１からなり、
各スイツチはスイツチ制御信号φ1およびφ2によ
りサンプリング周期Ｔでオン，オフし、スイツチ
８，９がオンのときスイツチ１０，１１がオフ、
又その逆となるようにスイツチは駆動される。こ
の積分回路の積分動作は知られている（特開昭55
−3291「積分回路及び二次オーダフイルタ」昭和
55年１月11日公開）ので説明は省略する。この回
路ではスイツチ８および９がオフ時に、スイツチ
１０および１１を同時にオンとすることによつて
キヤパシタ７の放電と同時に、キヤパシタ７と接
地間にあるストレイキヤパシタンスCs，Cs′の電
荷を放電するように構成されたものである。この
従来のスイツチドキヤパシタ回路４はストレイキ
ヤパシタンスCs，Cs′による影響を完全に取り除
くことができるが、放電時の等価回路は第２図に
示す如く、キヤパシタ７の電荷による等価電源
Vc1とスイツチ１０および１１の等価抵抗Re10お
よびRe11と、放電電流が接地に流れるための接
地布線の抵抗Reを直列に接続した回路となる。
したがつてスイツチ１０および１１のオン（導
通）抵抗を十分に小さくしなければならない。す
なわち、一般にキヤパシタ７のキヤパシタンス
C1はストレイキヤパシタンスCs，Cs′に比較して
かなり大きく（一般のLSI設計では10〜100倍）、
スイツチ１０，１１のオン抵抗が大きいと、与え
られた放電期間では十分に放電を行なえない場合
がある。そのため、放電時定数を小さくするため
にはオン抵抗の非常に小さいスイツチを用いる必
要がある。これらのスイツチは一般MOSトラン
ジスタが用いられるが、MOSトランジスタによ
るスイツチのオン抵抗を下げるためには構成
MOSトランジスタのチツプサイズを大きくする
必要がある。このことはスイツチドキヤパシタ回
路を用いた回路装置の最大の利点であるLSI化の
利点と相反するものであり、更に、チツプサイズ
を増加させるのみならず、スパイク雑音、電源雑
音の影響を受けやすくなり、回路性能の劣化をも
たらす。
シタ回路を有する積分回路の回路図である。同図
に示す如く、入力端子１からの信号はスイツチド
キヤパシタ回路４を介して、演算増幅器５の負入
力端子に結合され、その出力端子３より積分出力
V0を得る。スイツチドキヤパシタ回路４は、キ
ヤパシタの第１電極と入力端子に接続された第１
のスイツチ８と、キヤパシタ７の第２の電極と出
力端子２に接続されたスイツチ９と、上記キヤパ
シタ７の第１および第２の電極と接地間にそれぞ
れ結合されたスイツチ１０および１１からなり、
各スイツチはスイツチ制御信号φ1およびφ2によ
りサンプリング周期Ｔでオン，オフし、スイツチ
８，９がオンのときスイツチ１０，１１がオフ、
又その逆となるようにスイツチは駆動される。こ
の積分回路の積分動作は知られている（特開昭55
−3291「積分回路及び二次オーダフイルタ」昭和
55年１月11日公開）ので説明は省略する。この回
路ではスイツチ８および９がオフ時に、スイツチ
１０および１１を同時にオンとすることによつて
キヤパシタ７の放電と同時に、キヤパシタ７と接
地間にあるストレイキヤパシタンスCs，Cs′の電
荷を放電するように構成されたものである。この
従来のスイツチドキヤパシタ回路４はストレイキ
ヤパシタンスCs，Cs′による影響を完全に取り除
くことができるが、放電時の等価回路は第２図に
示す如く、キヤパシタ７の電荷による等価電源
Vc1とスイツチ１０および１１の等価抵抗Re10お
よびRe11と、放電電流が接地に流れるための接
地布線の抵抗Reを直列に接続した回路となる。
したがつてスイツチ１０および１１のオン（導
通）抵抗を十分に小さくしなければならない。す
なわち、一般にキヤパシタ７のキヤパシタンス
C1はストレイキヤパシタンスCs，Cs′に比較して
かなり大きく（一般のLSI設計では10〜100倍）、
スイツチ１０，１１のオン抵抗が大きいと、与え
られた放電期間では十分に放電を行なえない場合
がある。そのため、放電時定数を小さくするため
にはオン抵抗の非常に小さいスイツチを用いる必
要がある。これらのスイツチは一般MOSトラン
ジスタが用いられるが、MOSトランジスタによ
るスイツチのオン抵抗を下げるためには構成
MOSトランジスタのチツプサイズを大きくする
必要がある。このことはスイツチドキヤパシタ回
路を用いた回路装置の最大の利点であるLSI化の
利点と相反するものであり、更に、チツプサイズ
を増加させるのみならず、スパイク雑音、電源雑
音の影響を受けやすくなり、回路性能の劣化をも
たらす。
又、従来のスイツチドキヤパシタ回路では接地
布線の抵抗Reが高い場合はキヤパシタ放電電流
によつて接地電位が変化し、同一接地布線を使用
している他の回路間での漏話の原因となる。
布線の抵抗Reが高い場合はキヤパシタ放電電流
によつて接地電位が変化し、同一接地布線を使用
している他の回路間での漏話の原因となる。
第３図ａおよびｂはいずれも本発明によるスイ
ツチドキヤパシタ回路の実施例の回路図を示すも
のである。同図に示す如く充放電が行なわれるキ
ヤパシタ７と入力端子１と上記キヤパシタの第１
の電極間に接続された第１のスイツチ８と、スイ
ツチドキヤパシタ回路４の出力端子２と上記キヤ
パシタの第２の電極間に設けられた第２のスイツ
チ９と、上記キヤパシタ７の第１および第２電極
間に設けられた第３のスイツチ１２と、上記キヤ
パシタ７の第１又は第２の電極のいずれか一方と
接地間に設けられた第４のスイツチ１３と有して
構成され、上記各スイツチは、上記キヤパシタ７
の充電時は上記第１および第２のスイツチ８およ
び９をオン、第３および第４のスイツチ１２およ
び１３をオフとし、放電時は上記の逆となるよう
スイツチ制御信号源（図示せず）から、パルス
φ1，φ2が図示の如く各スイツチに供給される。
こられのスイツチはMOSトランジスタによつて
構成され、パルスφ1，φ2はそのゲート端子に加
えられ、ソース・ドレイン間をオン・オフするよ
うに構成される。本実施例の放電時の等価回路は
第４図に示すように、表わされストレイキヤパシ
タに比べ大きな容量を持つキヤパシタ７に蓄積さ
れた電荷はすべてキヤパシタの電極間に設けられ
た第３のスイツチ（そのオン抵抗値をRe12とす
る）を介して放電される。そして、ストレイキヤ
パシタCsの電荷は、主として第４のスイツチ
（そのオン抵抗値をRe13とする）を介して放電さ
れる。したがつて放電路を形成し、放電時の時定
数を決定する抵抗は従来の回路と同一のスイツチ
を用いたとしても1/2となり、放電をすみやかに
行なう。又放電路に布線による接地抵抗が形成さ
れないので、同一布線を使用しても他の回路との
間の漏話を起すことがない。
ツチドキヤパシタ回路の実施例の回路図を示すも
のである。同図に示す如く充放電が行なわれるキ
ヤパシタ７と入力端子１と上記キヤパシタの第１
の電極間に接続された第１のスイツチ８と、スイ
ツチドキヤパシタ回路４の出力端子２と上記キヤ
パシタの第２の電極間に設けられた第２のスイツ
チ９と、上記キヤパシタ７の第１および第２電極
間に設けられた第３のスイツチ１２と、上記キヤ
パシタ７の第１又は第２の電極のいずれか一方と
接地間に設けられた第４のスイツチ１３と有して
構成され、上記各スイツチは、上記キヤパシタ７
の充電時は上記第１および第２のスイツチ８およ
び９をオン、第３および第４のスイツチ１２およ
び１３をオフとし、放電時は上記の逆となるよう
スイツチ制御信号源（図示せず）から、パルス
φ1，φ2が図示の如く各スイツチに供給される。
こられのスイツチはMOSトランジスタによつて
構成され、パルスφ1，φ2はそのゲート端子に加
えられ、ソース・ドレイン間をオン・オフするよ
うに構成される。本実施例の放電時の等価回路は
第４図に示すように、表わされストレイキヤパシ
タに比べ大きな容量を持つキヤパシタ７に蓄積さ
れた電荷はすべてキヤパシタの電極間に設けられ
た第３のスイツチ（そのオン抵抗値をRe12とす
る）を介して放電される。そして、ストレイキヤ
パシタCsの電荷は、主として第４のスイツチ
（そのオン抵抗値をRe13とする）を介して放電さ
れる。したがつて放電路を形成し、放電時の時定
数を決定する抵抗は従来の回路と同一のスイツチ
を用いたとしても1/2となり、放電をすみやかに
行なう。又放電路に布線による接地抵抗が形成さ
れないので、同一布線を使用しても他の回路との
間の漏話を起すことがない。
なお、上記実施例では説明の都合上、第３のス
イツチ１２と第４のスイツチ１４とが同時にオ
ン・オフすると説明したが、これは第１および第
２のスイツチ８および９に対する関係を述べたも
ので、厳密にスイツチ１３はスイツチ１２がオン
の期間内にオンの動作を行なえば良く、スイツチ
１２および１３のオン・オフ時刻が完全に同一で
ある必要はない。
イツチ１２と第４のスイツチ１４とが同時にオ
ン・オフすると説明したが、これは第１および第
２のスイツチ８および９に対する関係を述べたも
ので、厳密にスイツチ１３はスイツチ１２がオン
の期間内にオンの動作を行なえば良く、スイツチ
１２および１３のオン・オフ時刻が完全に同一で
ある必要はない。
又スイツチ８および９は同時にオンとなり、ス
イツチ１２および１３とは同時刻にオン状態が重
ならないように動作させる必要が有る。
イツチ１２および１３とは同時刻にオン状態が重
ならないように動作させる必要が有る。
又説明の簡単のため発明の要部であるスイツチ
ドキヤパシタ回路４のみについて説明したが、実
際にはこの出力端子２に種々回路が結合され種々
の機能回路を構成する。例えば第３図のスイツチ
ドキヤパシタ回路の出力端子２に第１図に示した
キヤパシタ６を持つ、演算増幅器を接続すれば積
分回路を構成する。
ドキヤパシタ回路４のみについて説明したが、実
際にはこの出力端子２に種々回路が結合され種々
の機能回路を構成する。例えば第３図のスイツチ
ドキヤパシタ回路の出力端子２に第１図に示した
キヤパシタ６を持つ、演算増幅器を接続すれば積
分回路を構成する。
上記実施例によつて説明した如く、本発明によ
るスイツチドキヤパシタ回路ではスイツチ１２と
１３のオン状態が重なることにより、ストレイキ
ヤパシタンスCs，Cs′の電荷を放電しストレイキ
ヤパシタンスの悪影響を減少させる。一方キヤパ
シタ７の放電はスイツチ１２のみによつて行なわ
れるため、スイツチ１２のオン抵抗は比較的高く
ても良くMOSトランジスタでスイツチを作る場
合所要面積を小さくできる。又放電電流が接地に
流出しないため、漏話等の障害がない。さらにま
た、スイツチ１３は、ストレイキヤパシタンスを
放電させるのみであるので、スイツチ１２に対し
てオン抵抗の高い、すなわちスイツチサイズの非
常に小さなMOSトランジスタを構成でき、その
ためスパイク雑音、電源雑音を減少できる等の
種々の効果を有し、従来回路に比し回路性能の向
上を実現できる。
るスイツチドキヤパシタ回路ではスイツチ１２と
１３のオン状態が重なることにより、ストレイキ
ヤパシタンスCs，Cs′の電荷を放電しストレイキ
ヤパシタンスの悪影響を減少させる。一方キヤパ
シタ７の放電はスイツチ１２のみによつて行なわ
れるため、スイツチ１２のオン抵抗は比較的高く
ても良くMOSトランジスタでスイツチを作る場
合所要面積を小さくできる。又放電電流が接地に
流出しないため、漏話等の障害がない。さらにま
た、スイツチ１３は、ストレイキヤパシタンスを
放電させるのみであるので、スイツチ１２に対し
てオン抵抗の高い、すなわちスイツチサイズの非
常に小さなMOSトランジスタを構成でき、その
ためスパイク雑音、電源雑音を減少できる等の
種々の効果を有し、従来回路に比し回路性能の向
上を実現できる。
第１図は従来のスイツチドキヤパシタ回路の回
路図、第２図は上記回路の動作説明のための等価
回路図、第３図ａおよびｂはいずれも本発明によ
るスイツチドキヤパシタ回路の実施例の回路図、
そして第４図は上記第３図の動作説明のため等価
回路図である。 １……信号入力端子、２……スイツチドキヤパ
シタ回路出力端子、３……積分回路出力端子、４
……スイツチドキヤパシタ回路、５……演算増幅
器、６，７……キヤパシタ、８，９，１０，１
１，１２，１３……スイツチ。
路図、第２図は上記回路の動作説明のための等価
回路図、第３図ａおよびｂはいずれも本発明によ
るスイツチドキヤパシタ回路の実施例の回路図、
そして第４図は上記第３図の動作説明のため等価
回路図である。 １……信号入力端子、２……スイツチドキヤパ
シタ回路出力端子、３……積分回路出力端子、４
……スイツチドキヤパシタ回路、５……演算増幅
器、６，７……キヤパシタ、８，９，１０，１
１，１２，１３……スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２の電極を有するキヤパシタ
と、信号入力端子と、信号出力端子と、上記第１
の電極と上記信号入力端子との間に設けられた第
１のスイツチと、上記第２の電極と上記信号出力
端子との間に設けられた第２のスイツチと、上記
第１、第２の電極間に設けられた第３のスイツチ
と、上記第１、第２の電極の少なくとも一方と接
地間に設けられた第４のスイツチと、上記キヤパ
シタの充電時には上記第１、第２のスイツチをオ
ン、第３、第４のスイツチをオフの状態にし、放
電時には上記第１、第２のスイツチをオフ、第
３、第４のスイツチをオンの状態とするスイツチ
制御回路とを備えたことを特徴とするスイツチド
キヤパシタ回路。 ２ 前記各スイツチがMOSトランジスタで構成
されたことを特徴とする第１項記載のスイツチド
キヤパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP792781A JPS57123717A (en) | 1981-01-23 | 1981-01-23 | Switched capacitor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP792781A JPS57123717A (en) | 1981-01-23 | 1981-01-23 | Switched capacitor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123717A JPS57123717A (en) | 1982-08-02 |
| JPS6335125B2 true JPS6335125B2 (ja) | 1988-07-13 |
Family
ID=11679151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP792781A Granted JPS57123717A (en) | 1981-01-23 | 1981-01-23 | Switched capacitor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57123717A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6472275B2 (ja) * | 2015-03-05 | 2019-02-20 | シチズン時計株式会社 | スイッチトキャパシタフィルタ、それを用いたローパスフィルタ及び電波修正機能付電子機器 |
-
1981
- 1981-01-23 JP JP792781A patent/JPS57123717A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57123717A (en) | 1982-08-02 |
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