JPS63318654A - 中間バッファリプレ−ス決定方式 - Google Patents
中間バッファリプレ−ス決定方式Info
- Publication number
- JPS63318654A JPS63318654A JP62155980A JP15598087A JPS63318654A JP S63318654 A JPS63318654 A JP S63318654A JP 62155980 A JP62155980 A JP 62155980A JP 15598087 A JP15598087 A JP 15598087A JP S63318654 A JPS63318654 A JP S63318654A
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- JP
- Japan
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- replacement
- way
- intermediate buffer
- memory
- lru
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- Pending
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- 239000000872 buffer Substances 0.000 title claims abstract description 32
- 230000015654 memory Effects 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims description 9
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、中間バッファにプリフェッチしたブロック
をリプレースする中間バッファリプレース決定方式にお
いて、プリフェッチしたＷＡＹのうちリプレースするＷ
ＡＹをＬＲＵアルゴリズムを用いて決定することによっ
て未使用のＷＡＹよりも長（滞在する使用されたＷＡＹ
がリプレースされてヒント率が低下してしまう問題を解
決するため、ＬＲＵアルゴリズムを用いて決定されたＷ
ＡＹのうち、一度も使用されなかったＷＡＹを優先約に
リプレースすることにより、一度も使われないブロック
が使われたブロックよりも中間バッファに長く残ること
がないようにしてヒント率の向上を図るようにしている
。
をリプレースする中間バッファリプレース決定方式にお
いて、プリフェッチしたＷＡＹのうちリプレースするＷ
ＡＹをＬＲＵアルゴリズムを用いて決定することによっ
て未使用のＷＡＹよりも長（滞在する使用されたＷＡＹ
がリプレースされてヒント率が低下してしまう問題を解
決するため、ＬＲＵアルゴリズムを用いて決定されたＷ
ＡＹのうち、一度も使用されなかったＷＡＹを優先約に
リプレースすることにより、一度も使われないブロック
が使われたブロックよりも中間バッファに長く残ること
がないようにしてヒント率の向上を図るようにしている
。
本発明は、ＬＲｔＪアルゴリズムを用いて決定されたＷ
ＡＹのうち、一度も使用されないＷＡＹを優先的にリプ
レースするように構成した中間バッファリプレース決定
方式に関するものである。
ＡＹのうち、一度も使用されないＷＡＹを優先的にリプ
レースするように構成した中間バッファリプレース決定
方式に関するものである。
従来、ハードウェア的に次のブロックのデータを主記憶
装置から読み出して中間バッファにムーブインする場合
、この中間バッファ中のいずれのＷＡＹに対してムーブ
インデータを格納するかの方式としてＬＲＵ方式がある
。このＬＲＵ方式は、最も長い間、使用されずに滞在す
るＷＡＹをリプレースするものである。これは、ハード
ウェア的にブリフェッチによってムーブインされたＷＡ
Ｙは、ムーブインされてから比較的長い間滞在した場合
、その後にこのＷＡＹが使用される可能性が少ないもの
と判断されることを理由としている。
装置から読み出して中間バッファにムーブインする場合
、この中間バッファ中のいずれのＷＡＹに対してムーブ
インデータを格納するかの方式としてＬＲＵ方式がある
。このＬＲＵ方式は、最も長い間、使用されずに滞在す
るＷＡＹをリプレースするものである。これは、ハード
ウェア的にブリフェッチによってムーブインされたＷＡ
Ｙは、ムーブインされてから比較的長い間滞在した場合
、その後にこのＷＡＹが使用される可能性が少ないもの
と判断されることを理由としている。
しかし、中間バッファに対してＬＲＵアルゴリズムを適
用すると、ブリフェッチによって中間バッファ中のいず
れかのＷＡＹにムーブインされたデータのうち、最も長
く滞在したものがリプレースＷＡＹとして決定されて新
たにデータがムーブインされてしまうため、例え最も長
く滞在するＷＡＹ中のデータがＣＰＵによってフェッチ
されたとしても、これがリプレースされてしまい、ヒン
ト率が低下してしまうという問題点があった。
用すると、ブリフェッチによって中間バッファ中のいず
れかのＷＡＹにムーブインされたデータのうち、最も長
く滞在したものがリプレースＷＡＹとして決定されて新
たにデータがムーブインされてしまうため、例え最も長
く滞在するＷＡＹ中のデータがＣＰＵによってフェッチ
されたとしても、これがリプレースされてしまい、ヒン
ト率が低下してしまうという問題点があった。
本発明は、前記問題点を解決するため、ＬＲＵアルゴリ
ズムを用いて決定されたＷＡＹのうち、一度も使用され
なかったＷＡＹを優先的にリプレースするようにしてい
、る。
ズムを用いて決定されたＷＡＹのうち、一度も使用され
なかったＷＡＹを優先的にリプレースするようにしてい
、る。
第１図を参照して問題点を解決するための手段を説明す
る。
る。
第１図において、ＬＲＵメモリ２は、中間バッファにム
ーブインされたＷＡＹの順序を記憶するものである。
ーブインされたＷＡＹの順序を記憶するものである。
リプレース候補決定回路４は、ＬＲＵメモリ２から読み
出した情報に基づいてＬＲＵアルゴリズムにより各ＷＡ
Ｙのうちリプレース候補を決定するものである。
出した情報に基づいてＬＲＵアルゴリズムにより各ＷＡ
Ｙのうちリプレース候補を決定するものである。
ＴＡＧメモリ（タグメモリ）５−０ないし５−３は、例
えば４ＷＡＹの中間バッファに対応して設けられたもの
であって、本発明に係わるブリフェッチビット、および
中間バッファにムーブインしたデータの有効性を示すバ
リッドビットなどを格納するものである。
えば４ＷＡＹの中間バッファに対応して設けられたもの
であって、本発明に係わるブリフェッチビット、および
中間バッファにムーブインしたデータの有効性を示すバ
リッドビットなどを格納するものである。
リプレース決定回路７は、リプレースすべきＷＡＹを決
定するものである。
定するものである。
第１図において、ＬＲＵメモリ２から読み出した情報に
基づいてリプレース候補決定回路４は、ＬＲＵアルゴリ
ズムによってリプレースする順序例えばＲＷＯｌＲＷＩ
などの順序でリプレースＷＡＹの候補を決定する。この
リプレースＷＡＹの候補ＲＷＯ１ＲＷＩなどの通知を受
けたリプレース決定回路７は、ＴＡＧメモリ５−０ない
し５−３から読み出したブリフェッチビットおよびバリ
ッドビットに基づいて、一度も使用されなかったＷＡＹ
を優先的にリプレースＷＡＹとして決定する。この決定
したリプレースＷＡＹに対してデータをムーブインする
。
基づいてリプレース候補決定回路４は、ＬＲＵアルゴリ
ズムによってリプレースする順序例えばＲＷＯｌＲＷＩ
などの順序でリプレースＷＡＹの候補を決定する。この
リプレースＷＡＹの候補ＲＷＯ１ＲＷＩなどの通知を受
けたリプレース決定回路７は、ＴＡＧメモリ５−０ない
し５−３から読み出したブリフェッチビットおよびバリ
ッドビットに基づいて、一度も使用されなかったＷＡＹ
を優先的にリプレースＷＡＹとして決定する。この決定
したリプレースＷＡＹに対してデータをムーブインする
。
以上のように、ＬＲＵメモリ２から読み出して決定した
りブースＷＡＹの候補のうち、ＴＡＧメモリ５−０ない
し５−３から読み出したブリフェッチビットおよびバリ
ッドビットに基づいて一度も使用されなかったＷＡＹを
優先的にリプレースＷＡＹと決定することにより、中間
バッファのヒツト率の向上を図ることが可能となる。
りブースＷＡＹの候補のうち、ＴＡＧメモリ５−０ない
し５−３から読み出したブリフェッチビットおよびバリ
ッドビットに基づいて一度も使用されなかったＷＡＹを
優先的にリプレースＷＡＹと決定することにより、中間
バッファのヒツト率の向上を図ることが可能となる。
次に、第１図ないし第３図を用いて本灸明の１実施例の
構成および動作を詳細に説明する。
構成および動作を詳細に説明する。
第１図において、ＴＡＲ（タグアドレスレジスタ）ｌは
、ＬＲＵメモリ２およびＴＡＧメモリ５−０ないし５−
３をアクセスするアドレスを生成するものである。
、ＬＲＵメモリ２およびＴＡＧメモリ５−０ないし５−
３をアクセスするアドレスを生成するものである。
ＬＲＵメモリ２は、中間バッファにムーブインしたＷＡ
Ｙの順序を記憶するものである。
Ｙの順序を記憶するものである。
ＬＤＲ（レジスタ） ３は、ＬＲＵメモリ２から読み出
した情報を一時的に保持するものである。
した情報を一時的に保持するものである。
リプレース候補決定回路４は、ＬＲＵアルゴリズムを適
用してリプレース候補を決定するものである。
用してリプレース候補を決定するものである。
ＴＡＧメモリ （タグメモリ）５−０ないし５−３は、
本発明に係わるブリフェッチビットおよびバリッドビッ
トなどを格納するものである。
本発明に係わるブリフェッチビットおよびバリッドビッ
トなどを格納するものである。
ＴＤＲ（０）（レジスタ）６−０ないし６−３は、ＴＡ
Ｇメモリ５−０ないし５−３から読み出したデータを一
時的に保持するものである。
Ｇメモリ５−０ないし５−３から読み出したデータを一
時的に保持するものである。
リプレース決定回路７は、リプレースすべきＷＡＹを決
定するものである。
定するものである。
１１ｉＷＲ８は、リプレース決定回路７によって決定さ
れたリプレースＷＡＹを出力するものである。
れたリプレースＷＡＹを出力するものである。
第２図は、ＴＡＧメそり５−〇ないし５−３に格納され
ているＴＡＧビッビッを示す０図中アドレスは、中間バ
ッファに格納されているデータ（ブロック）のアドレス
を示す。バリッドビットは、ブリフェッチによってムー
ブインされた当該アドレスによって読み出されるＷＡＹ
（ブロック）のデータが有効である否かを示すビット
（“ｌ”の時有効、′Ｏ“の時無効）である、ブリフェ
ッチビットは、ハードウェア的にブリフェッチによって
ムーブインされたＷＡＹであることを示すビット（“１
１の時ハードウェア的にブリフェッチによるムーブイン
、“０°の時通常のムーブイン、又はＣＰＵからアクセ
スされた場合績ビットが“ｌ“であれば“０′にする。
ているＴＡＧビッビッを示す０図中アドレスは、中間バ
ッファに格納されているデータ（ブロック）のアドレス
を示す。バリッドビットは、ブリフェッチによってムー
ブインされた当該アドレスによって読み出されるＷＡＹ
（ブロック）のデータが有効である否かを示すビット
（“ｌ”の時有効、′Ｏ“の時無効）である、ブリフェ
ッチビットは、ハードウェア的にブリフェッチによって
ムーブインされたＷＡＹであることを示すビット（“１
１の時ハードウェア的にブリフェッチによるムーブイン
、“０°の時通常のムーブイン、又はＣＰＵからアクセ
スされた場合績ビットが“ｌ“であれば“０′にする。
０”のときはそのままにする）である、パリティビット
は、ＴＡＧのパリティチェックを行うためのピントであ
る。
は、ＴＡＧのパリティチェックを行うためのピントであ
る。
以上のようにバリントビ７）の他に、ブリフェッチビッ
トを設けることにより、ＣＰＵによってフェツチされた
か否かが判別されるので、これに基づいてＬＲＵアルゴ
リズムによって決定されたリプレースＷＡＹの候補のう
ち、ＣＰＵによってアクセスされないものを優先的にリ
プレーレスＷＡＹと決定することが可能となる。
トを設けることにより、ＣＰＵによってフェツチされた
か否かが判別されるので、これに基づいてＬＲＵアルゴ
リズムによって決定されたリプレースＷＡＹの候補のう
ち、ＣＰＵによってアクセスされないものを優先的にリ
プレーレスＷＡＹと決定することが可能となる。
次に、第３図を参照して第１図構成の動作を説明する。
まず、リプレース候補決定回路４がリプレース候補を決
定する動作について簡単に説明する。
定する動作について簡単に説明する。
第１図において、ＣＰＵが中間バッファからブリフェッ
チしようとしてミスし、当該中間バンファにムーブイン
する必要性が生じた時、アドレスがＴＡＲＩに順次セッ
トされる。これにより、ＬＲＵメモリ２から該当するＬ
ＲＵ情報が順次読みだされてＬＤＲ３に格納される。リ
プレース候補決定回路４は、このＬＤＲ３に格納された
ＬＲＵ情報（例えば各ＷＡＹＯないしＷＡＹ３のうち相
互のＷＡＹ間の優先順情報）に基づいて１番古くアクセ
スされたＷＡＹである例えばＲＷＯ１２番目にアクセス
されたＲＷＩ・・・を決定する。
チしようとしてミスし、当該中間バンファにムーブイン
する必要性が生じた時、アドレスがＴＡＲＩに順次セッ
トされる。これにより、ＬＲＵメモリ２から該当するＬ
ＲＵ情報が順次読みだされてＬＤＲ３に格納される。リ
プレース候補決定回路４は、このＬＤＲ３に格納された
ＬＲＵ情報（例えば各ＷＡＹＯないしＷＡＹ３のうち相
互のＷＡＹ間の優先順情報）に基づいて１番古くアクセ
スされたＷＡＹである例えばＲＷＯ１２番目にアクセス
されたＲＷＩ・・・を決定する。
次に、リプレース決定回路７がリプレースＷＡＹを決定
する動作について詳細に説明する。
する動作について詳細に説明する。
第１図において、アドレスがＴＡＲＩに順次セットされ
ると、ＴＡＧメモリ５−０ないし５−３からＴＡＧ情報
が順次読みだされてＴＤＲ（０）６−０ないし６−３に
格納される。リプレース決定回路７は、リプレース候補
決定回路４から通知さた１番古いＲＷｏ、２番目に古い
ＲＷＩ・・・に対応するＴＤＲ（０）６−０ないし６−
３から読み出したＴＡＧ情報中のブリフェッチビットお
よびバリッドビットに対して、第３図アルゴリズムを適
用して該当するものをリプレースＷＡＹとして決定する
。以下この決定について第３図を用いて詳細に説明する
。
ると、ＴＡＧメモリ５−０ないし５−３からＴＡＧ情報
が順次読みだされてＴＤＲ（０）６−０ないし６−３に
格納される。リプレース決定回路７は、リプレース候補
決定回路４から通知さた１番古いＲＷｏ、２番目に古い
ＲＷＩ・・・に対応するＴＤＲ（０）６−０ないし６−
３から読み出したＴＡＧ情報中のブリフェッチビットお
よびバリッドビットに対して、第３図アルゴリズムを適
用して該当するものをリプレースＷＡＹとして決定する
。以下この決定について第３図を用いて詳細に説明する
。
第３図において、第１に、ＲＷＯ，、ＲＷＩのバリッド
ビットがともに“０” （零）の場合（両者ともにブリ
フェッチしたＷＡＹのデータが有効でない場合）には、
ブリフェッチビットに無関係に１番古いＲＷＯをリプレ
ースＷＡＹと決定する。
ビットがともに“０” （零）の場合（両者ともにブリ
フェッチしたＷＡＹのデータが有効でない場合）には、
ブリフェッチビットに無関係に１番古いＲＷＯをリプレ
ースＷＡＹと決定する。
第２に、ＲＷＯのバリッドビットが“θ′、ＲＷｌのバ
リッドビットが“１″の場合には、１番古いＲＷＯをリ
プレースＷＡＹと決定する。
リッドビットが“１″の場合には、１番古いＲＷＯをリ
プレースＷＡＹと決定する。
第３に、ＲＷＯのバリッドビットが＠ｌ”、ＲＷｌのバ
リッドビットが０”という組合せは、ＬＲＵアルゴリズ
ムでは生じないので、無効とする。
リッドビットが０”という組合せは、ＬＲＵアルゴリズ
ムでは生じないので、無効とする。
第４に、ＲＷＯｌＲＷＩのバリッドビットがともに“１
″の場合（両者ともにＷＡＹのデータが有効の場合）に
は、ブリフェッチビットに関係づけてリプレースＷＡＹ
を決定する。この決定は、■ＲＷＯ１ＲＷｌのブリフェ
ッチビットが共に“０” （これは、ｃｐｕによって当
３亥ＲＷＯ，ＲＷ１がアクセスされたことを表す）の場
合、１番古いＲＷＯをリプレースＷＡＹと決定する。■
ＲＷＯのブリフェッチビットが”Ｏ”、ＲＷＩのブリフ
ェッチピントが“１”の場合、これが本発明に係わる場
合であうで、２番目に古く中間バッファにハードウェア
的にプリフェッチされたＲＷＬをリプレースＷＡＹと決
定する。このように、中間バッファに最も長く滞在する
ＲＷ（Ｒ１（ＣＰＵによってアクセスされていたことの
ために、２番目に長く滞在するＲＷＩ （ＣＰＵによ
ってアクセスされていない）がリプレースＷＡＹとして
決定され、これに新たなデータが主記憶装置からムーブ
インされる。■ＲＷＯのブリフェッチピントが“１′、
ＲＷＩのブリフェッチビットが“０”の場合、およびΦ
ＲＷＯのブリフェッチビットが＠１１、Ｉ？Ｗ１のプリ
フェッチビットが“ｌ”の場合、最も古いＲＷＯをリプ
レースＷＡＹと決定する。
″の場合（両者ともにＷＡＹのデータが有効の場合）に
は、ブリフェッチビットに関係づけてリプレースＷＡＹ
を決定する。この決定は、■ＲＷＯ１ＲＷｌのブリフェ
ッチビットが共に“０” （これは、ｃｐｕによって当
３亥ＲＷＯ，ＲＷ１がアクセスされたことを表す）の場
合、１番古いＲＷＯをリプレースＷＡＹと決定する。■
ＲＷＯのブリフェッチビットが”Ｏ”、ＲＷＩのブリフ
ェッチピントが“１”の場合、これが本発明に係わる場
合であうで、２番目に古く中間バッファにハードウェア
的にプリフェッチされたＲＷＬをリプレースＷＡＹと決
定する。このように、中間バッファに最も長く滞在する
ＲＷ（Ｒ１（ＣＰＵによってアクセスされていたことの
ために、２番目に長く滞在するＲＷＩ （ＣＰＵによ
ってアクセスされていない）がリプレースＷＡＹとして
決定され、これに新たなデータが主記憶装置からムーブ
インされる。■ＲＷＯのブリフェッチピントが“１′、
ＲＷＩのブリフェッチビットが“０”の場合、およびΦ
ＲＷＯのブリフェッチビットが＠１１、Ｉ？Ｗ１のプリ
フェッチビットが“ｌ”の場合、最も古いＲＷＯをリプ
レースＷＡＹと決定する。
以上のように、■の場合に、たとえＲＷＯが１番古くア
クセスされたＷＡＹであるにも係わらず、ＣＰＵによっ
て中間バンファを構成する当該ＲＷＯがフェッチされて
いたため（ブリフェッチビットが“０”）、２番目に古
く中間バッファにプリフェッチされたＲＷＩがリプレー
スＷＡＹとして決定され、このＲＷＩに対して主記憶装
置からムーブインデータ（ブロック）が格納されること
となる。
クセスされたＷＡＹであるにも係わらず、ＣＰＵによっ
て中間バンファを構成する当該ＲＷＯがフェッチされて
いたため（ブリフェッチビットが“０”）、２番目に古
く中間バッファにプリフェッチされたＲＷＩがリプレー
スＷＡＹとして決定され、このＲＷＩに対して主記憶装
置からムーブインデータ（ブロック）が格納されること
となる。
尚、本実施例は、中間バッファのＷＡＹ数を４とし、こ
れに対応してＴＡＧメモリ５−Ｏないし５−３、および
ＴＤＲ（０）６−０ないし６−３を設けた構成および動
作を説明したが、これに限られるものではなく、任意の
ＷＡＹ数に分割してもよい０本実施例のようにＷＡＹ数
を４とする場合には、アドレスのうち下位２ビツトを各
ＷＡＹに割当て、残りの上位のビットを第２図アドレス
とすればよい。
れに対応してＴＡＧメモリ５−Ｏないし５−３、および
ＴＤＲ（０）６−０ないし６−３を設けた構成および動
作を説明したが、これに限られるものではなく、任意の
ＷＡＹ数に分割してもよい０本実施例のようにＷＡＹ数
を４とする場合には、アドレスのうち下位２ビツトを各
ＷＡＹに割当て、残りの上位のビットを第２図アドレス
とすればよい。
以上説明したように、本発明によれば、ＬＲＵアルゴリ
ズムを用いて決定されたＷＡＹのうち、ハードウェア的
にブリフェッチされ、ムーブインされたブロックが一度
もＣＰＵによってアクセスされなかったＷＡＹを優先的
にリプレースする構成を採用しているため、一度も使わ
れないブロックが使われたブロックよりも中間バッファ
に長く残ることがないようにしてヒツト率を向上させる
ことができる。
ズムを用いて決定されたＷＡＹのうち、ハードウェア的
にブリフェッチされ、ムーブインされたブロックが一度
もＣＰＵによってアクセスされなかったＷＡＹを優先的
にリプレースする構成を採用しているため、一度も使わ
れないブロックが使われたブロックよりも中間バッファ
に長く残ることがないようにしてヒツト率を向上させる
ことができる。
第１図は本発明の１実施例構成図、第２図はＴＡＧピン
トの構成例、第３図はリプレースＷＡＹ決定アルゴリズ
ム例を示す。 図中、２はＬＲＵメモリ、４はリプレース候補決定回路
、５−０ないし５−３はＴＡＧメモリ、７はリプレース
決定回路を表す。
トの構成例、第３図はリプレースＷＡＹ決定アルゴリズ
ム例を示す。 図中、２はＬＲＵメモリ、４はリプレース候補決定回路
、５−０ないし５−３はＴＡＧメモリ、７はリプレース
決定回路を表す。
Claims (1)
- 【特許請求の範囲】 中間バッファにハードウェア的にプリフェッチしたブロ
ックをリプレースする中間バッファリプレース決定方式
において、 中間バッファにハードウェア的にプリフェッチしたＷＡ
Ｙに関し、ハードウェア的にプリフェッチしたことを表
すプリフェッチビットおよび使用されたことを表すバリ
ッドビットを少なくとも格納するタグメモリ（５）と、 中間バッファのリプレースＷＡＹの順序を記憶するＬＲ
Ｕメモリ（２）と、 このＬＲＵメモリ（２）から読み出したＷＡＹの順序に
基づいて古い順からリプレースＷＡＹ候補を決定するリ
プレース候補決定回路（４）と、このリプレース候補決
定回路（４）によって決定された古い順のリプレースＷ
ＡＹのうち、上記タグメモリ（５）から読み出したプリ
フェッチビットおよびバリッドビットに基づいてリプレ
ースするＷＡＹを決定するリプレース決定回路（７）と
を備え、このリプレース決定回路（７）によって決定さ
れた中間バッファのリプレースＷＡＹに対してムーブイ
ンするように構成したことを特徴とする中間バッファリ
プレース決定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155980A JPS63318654A (ja) | 1987-06-23 | 1987-06-23 | 中間バッファリプレ−ス決定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155980A JPS63318654A (ja) | 1987-06-23 | 1987-06-23 | 中間バッファリプレ−ス決定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318654A true JPS63318654A (ja) | 1988-12-27 |
Family
ID=15617725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62155980A Pending JPS63318654A (ja) | 1987-06-23 | 1987-06-23 | 中間バッファリプレ−ス決定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318654A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008093399A1 (ja) * | 2007-01-30 | 2008-08-07 | Fujitsu Limited | 情報処理システムおよび情報処理方法 |
| JP2013069099A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | 制御システム、制御方法およびプログラム |
| JP2015026397A (ja) * | 2014-11-04 | 2015-02-05 | 株式会社東芝 | 制御装置および情報処理装置 |
| US9852082B2 (en) | 2015-10-07 | 2017-12-26 | Fujitsu Limited | Information processing apparatus and cache control method |
-
1987
- 1987-06-23 JP JP62155980A patent/JPS63318654A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008093399A1 (ja) * | 2007-01-30 | 2008-08-07 | Fujitsu Limited | 情報処理システムおよび情報処理方法 |
| JPWO2008093399A1 (ja) * | 2007-01-30 | 2010-05-20 | 富士通株式会社 | 演算処理装置、情報処理装置及び演算処理装置の制御方法 |
| JP4491500B2 (ja) * | 2007-01-30 | 2010-06-30 | 富士通株式会社 | 演算処理装置、情報処理装置及び演算処理装置の制御方法 |
| US8671246B2 (en) | 2007-01-30 | 2014-03-11 | Fujitsu Limited | Information processing system and information processing method |
| JP2013069099A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | 制御システム、制御方法およびプログラム |
| JP2015026397A (ja) * | 2014-11-04 | 2015-02-05 | 株式会社東芝 | 制御装置および情報処理装置 |
| US9852082B2 (en) | 2015-10-07 | 2017-12-26 | Fujitsu Limited | Information processing apparatus and cache control method |
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