JPS63316471A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63316471A JPS63316471A JP15266687A JP15266687A JPS63316471A JP S63316471 A JPS63316471 A JP S63316471A JP 15266687 A JP15266687 A JP 15266687A JP 15266687 A JP15266687 A JP 15266687A JP S63316471 A JPS63316471 A JP S63316471A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、回路構成素子として光検知素子を含む半導体
集積回路装置に関する。
集積回路装置に関する。
従来、光検知素子を応用した装置は多く実用化されてお
り、それらはいずれも光検知部と信号処理回路部とが別
々の容器に納められていた。しかし最近では、システム
のコンパクト化、信号処理速度の向上等装置の性能を改
善するために、光検知部と信号処理回路部とを同一の基
板上に作り込んだ半導体集積回路装置として用いられる
ようになっている。
り、それらはいずれも光検知部と信号処理回路部とが別
々の容器に納められていた。しかし最近では、システム
のコンパクト化、信号処理速度の向上等装置の性能を改
善するために、光検知部と信号処理回路部とを同一の基
板上に作り込んだ半導体集積回路装置として用いられる
ようになっている。
そのような集積回路装置で問題になるのは、光が光検知
素子以外の回路構成素子に入射したとき、半導体内で本
来は不必要な電子−正孔対を励起し、そのため素子のリ
ーク電流が増加する等の好ましくない現象が生ずること
である。上記の現象は、ファクシミリ用光検知器７レー
、固体化撮像装置。
素子以外の回路構成素子に入射したとき、半導体内で本
来は不必要な電子−正孔対を励起し、そのため素子のリ
ーク電流が増加する等の好ましくない現象が生ずること
である。上記の現象は、ファクシミリ用光検知器７レー
、固体化撮像装置。
光学式測距装置等光検知素子以外に走査回路等の周辺回
路を含むような場合に、集積回路の動作を制限する大き
な要素となる。−例として走査回路についてみれば、走
査回路は一般に高集ａ密度化が可能であり、歩留りの高
いＭＯＳシフトレジスタが使用され、走査パルスのシフ
トにはＭＯＳトランジスタのゲート容量が一時的な情報
記憶として利用される場合が多い、ところが、この部分
に光が入射すると、接合領域に発生する不必要な電子−
正孔対によりリーク電流が流れ、記憶時間を著しく短く
することになる。
路を含むような場合に、集積回路の動作を制限する大き
な要素となる。−例として走査回路についてみれば、走
査回路は一般に高集ａ密度化が可能であり、歩留りの高
いＭＯＳシフトレジスタが使用され、走査パルスのシフ
トにはＭＯＳトランジスタのゲート容量が一時的な情報
記憶として利用される場合が多い、ところが、この部分
に光が入射すると、接合領域に発生する不必要な電子−
正孔対によりリーク電流が流れ、記憶時間を著しく短く
することになる。
上述の問題の対策として、たとえば特公昭５２−２６８
７６号公報に開示されているように、光検知素子以外の
半導体素子を含む領域上にアース電圧を含めた電圧印加
のための電極を兼ねた導電性物質からなる膜を絶縁膜を
介して設ける方法がある。
７６号公報に開示されているように、光検知素子以外の
半導体素子を含む領域上にアース電圧を含めた電圧印加
のための電極を兼ねた導電性物質からなる膜を絶縁膜を
介して設ける方法がある。
第２図はそのような半導体集積回路装置の一部を示し、
Ｎ型シリコン基板１に２層２１．２２．２３が設けられ
、２層２１によりフォトダイオード、２層２２をソース
／ドレイン領域とし、その間の部分の上に熱酸化膜３を
介してゲート４を設けることによりＭＯＳ ）ランジス
タ、ＰＪ！１２３およびその上に熱酸化膜３．ＣＶＤ酸
化膜５を介して設けられるアルミニウム配線６によりキ
ャパシタが形成されている。アルミニウム配線６はＭＯ
Ｓ）ランジスタソース／ドレイン碩域２２に接する電極
およびフォトダイオードのカソード電極も形成する。こ
れらの素子の上をＣＶＤ窒化膜７が被覆し、さらにフォ
トダイオードへの光入射領域を除いて光の入射を阻止す
るＭ膜８が設けられている。このＭ膜８には端子を設け
、アース電位に落とされる。
Ｎ型シリコン基板１に２層２１．２２．２３が設けられ
、２層２１によりフォトダイオード、２層２２をソース
／ドレイン領域とし、その間の部分の上に熱酸化膜３を
介してゲート４を設けることによりＭＯＳ ）ランジス
タ、ＰＪ！１２３およびその上に熱酸化膜３．ＣＶＤ酸
化膜５を介して設けられるアルミニウム配線６によりキ
ャパシタが形成されている。アルミニウム配線６はＭＯ
Ｓ）ランジスタソース／ドレイン碩域２２に接する電極
およびフォトダイオードのカソード電極も形成する。こ
れらの素子の上をＣＶＤ窒化膜７が被覆し、さらにフォ
トダイオードへの光入射領域を除いて光の入射を阻止す
るＭ膜８が設けられている。このＭ膜８には端子を設け
、アース電位に落とされる。
しかし、このような構造の半導体集積回路装置において
は、新たに次ψような重大な欠点が生じる。まず第一の
欠点は、ＣＶＤ窒化膜７にクラックがある場合、あるい
はＭ配線６あるいはに１膜８が異常成長した場合、Ｍ＆
！線６とＡ７膜８の間に短絡が起こる可能性が多い、Ｃ
ＶＤ窒化膜７の代わりのｍ縁膜として、二酸化シリコン
膜などの無機膜もしくはポリイミドなどの有機膜を用い
ても耐クランク性が低く、またピンホールが発生しやす
い等の欠点を持っているので、この短絡現象を防止する
ことは困難である。また第二の欠点は、Ｍ配！６とＭ膜
８の間でコンデンサを形成するため、信号処理回路部に
不必要な容量負荷が接続されることになり、誤動作の原
因となる。この誤動作の可能性は、信号処理回路部の回
路構成が複雑化し、半導体素子の集積度が向上するに従
って増大する。
は、新たに次ψような重大な欠点が生じる。まず第一の
欠点は、ＣＶＤ窒化膜７にクラックがある場合、あるい
はＭ配線６あるいはに１膜８が異常成長した場合、Ｍ＆
！線６とＡ７膜８の間に短絡が起こる可能性が多い、Ｃ
ＶＤ窒化膜７の代わりのｍ縁膜として、二酸化シリコン
膜などの無機膜もしくはポリイミドなどの有機膜を用い
ても耐クランク性が低く、またピンホールが発生しやす
い等の欠点を持っているので、この短絡現象を防止する
ことは困難である。また第二の欠点は、Ｍ配！６とＭ膜
８の間でコンデンサを形成するため、信号処理回路部に
不必要な容量負荷が接続されることになり、誤動作の原
因となる。この誤動作の可能性は、信号処理回路部の回
路構成が複雑化し、半導体素子の集積度が向上するに従
って増大する。
ＣＶＤ窒化膜７の膜厚を厚くすることによって容量負荷
を低減することは可能であるが、例えばＣＶＤ窒化［１
７の膜厚１１！ｍの場合の容量負荷をｌ／１０に低減す
るためにはｌＯ−の膜厚が必要てあり、膜堆積に要する
時間の増大や、素子に負荷される応力の増大等の悪影響
が考えられ、実用的でない。
を低減することは可能であるが、例えばＣＶＤ窒化［１
７の膜厚１１！ｍの場合の容量負荷をｌ／１０に低減す
るためにはｌＯ−の膜厚が必要てあり、膜堆積に要する
時間の増大や、素子に負荷される応力の増大等の悪影響
が考えられ、実用的でない。
本発明の目的は、上述の欠点を除去して、光検知素子以
外への光の入射により生ずる雑音を防止するための導電
性物質の膜が設けられ、しかも短絡事故の発生あるいは
容量負荷による誤動作の起こるおそれのない半導体集積
回路装置を提供することにある。
外への光の入射により生ずる雑音を防止するための導電
性物質の膜が設けられ、しかも短絡事故の発生あるいは
容量負荷による誤動作の起こるおそれのない半導体集積
回路装置を提供することにある。
上述の目的を達成するために、本発明は光検知素子を含
む複数の回路構成素子を集積した半導体集積回路装置に
おいて、導電性物質からなり光の透過を阻止する膿が各
素子を覆う絶縁膜の上に光検知素子の光入射領域および
各素子の上部の配線の上方を除いて設けられたものとす
る。
む複数の回路構成素子を集積した半導体集積回路装置に
おいて、導電性物質からなり光の透過を阻止する膿が各
素子を覆う絶縁膜の上に光検知素子の光入射領域および
各素子の上部の配線の上方を除いて設けられたものとす
る。
光検知素子を除く回路構成素子への光の入射は、素子の
上部の配線あるいは絶縁膜を介して設けられる導電性物
質の光の透過しない膜により阻止され、光による雑音か
ら保護される一方、絶縁膜を介して配線と導電膜とが対
向することがないため、両者の間の短絡が起こることが
なく、また不必要な容量負荷による信号処理回路部の誤
動作も防止される。導電膜は、アース電位等の電圧を印
加してＳ／Ｎ比の改善を行うことに利用することも可能
である。
上部の配線あるいは絶縁膜を介して設けられる導電性物
質の光の透過しない膜により阻止され、光による雑音か
ら保護される一方、絶縁膜を介して配線と導電膜とが対
向することがないため、両者の間の短絡が起こることが
なく、また不必要な容量負荷による信号処理回路部の誤
動作も防止される。導電膜は、アース電位等の電圧を印
加してＳ／Ｎ比の改善を行うことに利用することも可能
である。
第１図は本発明の一実施例の第２図と同様の部分を示し
、第２図と共通の部分には同一の符号が付されている。
、第２図と共通の部分には同一の符号が付されている。
第２図と比較すれば明らかなように、上方からのＭＯＳ
）ランジスタあるいはキャパシタへの光の入射を阻止す
る厚さをもつり膜８は、フォトダイオードのたーめの２
層２１の設けられた領域の上および各素子のためのＭ配
ｗＡ６の上を除いて形成されている。このような半導体
集積回路装置の製造工程の一例を次に述べる。
）ランジスタあるいはキャパシタへの光の入射を阻止す
る厚さをもつり膜８は、フォトダイオードのたーめの２
層２１の設けられた領域の上および各素子のためのＭ配
ｗＡ６の上を除いて形成されている。このような半導体
集積回路装置の製造工程の一例を次に述べる。
まず、Ｓｔ基板１の内部および上部に各回路構成素子を
形成し、Ｍ回路配線６を被着した後、ＣＶＤ窒化膜７お
よびＡ７薄膜８を被覆する。このＭ′３１膜８はフォト
エツチング法によた加工されるが、本発明において従来
方法と異なる点は、このフォトエツチング法による加工
の際に転写されるフォトマスクのパターンである。従来
方法の場合は、第２図に示したように光検知部課外は全
面ＡＢＪ８で覆われたパターンを使用していたが、本実
施例では光検知部課外の部分にはＭ配線６を加工する際
に使用されたパターンの反転パターンを用いた。
形成し、Ｍ回路配線６を被着した後、ＣＶＤ窒化膜７お
よびＡ７薄膜８を被覆する。このＭ′３１膜８はフォト
エツチング法によた加工されるが、本発明において従来
方法と異なる点は、このフォトエツチング法による加工
の際に転写されるフォトマスクのパターンである。従来
方法の場合は、第２図に示したように光検知部課外は全
面ＡＢＪ８で覆われたパターンを使用していたが、本実
施例では光検知部課外の部分にはＭ配線６を加工する際
に使用されたパターンの反転パターンを用いた。
この方法により光検知部課外の部分は光入射防止用Ａ７
Ｍ８が、またはり配線６のどちらかで遮光されているこ
とになり、しかもＭ配線６とＭ膜８とが重ならないため
、その間でコンデンサが形成されることも防止すること
ができた。
Ｍ８が、またはり配線６のどちらかで遮光されているこ
とになり、しかもＭ配線６とＭ膜８とが重ならないため
、その間でコンデンサが形成されることも防止すること
ができた。
本発明によれば、光検知素子を含む半導体集積回路装置
の上に、光検知素子への光入射領域および素子のための
配線が設けられて光の入射が阻止される領域を除いて絶
縁膜を介して光入射阻止のための導電膜を形成すること
により、導電膜と配線の間の短絡、導電膜、絶縁膜、配
線による不必要な容量負荷の発生がなくなり、光による
リーク’を流に基づく誤動作のない信頼性の高い半導体
集積回路装置が得られる。
の上に、光検知素子への光入射領域および素子のための
配線が設けられて光の入射が阻止される領域を除いて絶
縁膜を介して光入射阻止のための導電膜を形成すること
により、導電膜と配線の間の短絡、導電膜、絶縁膜、配
線による不必要な容量負荷の発生がなくなり、光による
リーク’を流に基づく誤動作のない信頼性の高い半導体
集積回路装置が得られる。
第１図は本発明の一実施例の集積回路装置の要部の断面
図、第２図は従来の集積回路装置の要部の断面図である
。 １：Ｎ型Ｓｉ基板、２１：フォトダイオードカソード領
域、２２：ＭＯＳ）ランラスタソース／ドレイン領域、
２３：キャパシタ用領域、３．５：酸化膜、４：ゲート
、６：Ａ７＆！線、７：窒化シリコン膜、８：ＡＩ膜。 Ｌ’ｓＦｌ’、人／Ｉ；＋’、 ｌ： 山 １コ 最
′１２図
図、第２図は従来の集積回路装置の要部の断面図である
。 １：Ｎ型Ｓｉ基板、２１：フォトダイオードカソード領
域、２２：ＭＯＳ）ランラスタソース／ドレイン領域、
２３：キャパシタ用領域、３．５：酸化膜、４：ゲート
、６：Ａ７＆！線、７：窒化シリコン膜、８：ＡＩ膜。 Ｌ’ｓＦｌ’、人／Ｉ；＋’、 ｌ： 山 １コ 最
′１２図
Claims (1)
- １）光検知素子を含む複数の回路構成素子を集積したも
のにおいて、導電性物質からなり光の透過を阻止する膜
が各素子を覆う絶縁膜の上に光検知素子の光入射領域お
よび各素子の上部の配線の上方を除いて設けられたこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15266687A JPS63316471A (ja) | 1987-06-19 | 1987-06-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15266687A JPS63316471A (ja) | 1987-06-19 | 1987-06-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63316471A true JPS63316471A (ja) | 1988-12-23 |
Family
ID=15545437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15266687A Pending JPS63316471A (ja) | 1987-06-19 | 1987-06-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316471A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163860A (ja) * | 1983-03-09 | 1984-09-14 | Hitachi Ltd | 固体撮像素子 |
-
1987
- 1987-06-19 JP JP15266687A patent/JPS63316471A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163860A (ja) * | 1983-03-09 | 1984-09-14 | Hitachi Ltd | 固体撮像素子 |
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