JPS6331499A - 複数のパルスモ−タ制御回路 - Google Patents
複数のパルスモ−タ制御回路Info
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- JPS6331499A JPS6331499A JP17088886A JP17088886A JPS6331499A JP S6331499 A JPS6331499 A JP S6331499A JP 17088886 A JP17088886 A JP 17088886A JP 17088886 A JP17088886 A JP 17088886A JP S6331499 A JPS6331499 A JP S6331499A
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- JP
- Japan
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- motors
- pulse
- cpu
- pulse motors
- clock
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- Pending
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- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
Landscapes
- Control Of Stepping Motors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数個のパルスモータを同一作動時間で位置
決め動作を行わせるための制御回路に関するものである
。
決め動作を行わせるための制御回路に関するものである
。
複数個のパルスモータ （ステップモータ）を使用して
所定の位置決めや所定の動作を行わせようシする場合に
は、各モータが同一時間内で作動ずｈよう制御すること
が必要なことが多い。この種の機器の最も簡単かつ代表
的な例として、２個のパルスモータを使用する’Ｘ−Ｙ
テーブル、等がフる・ ・１′第４図に、従来のＸ−Ｙテーブルにおけるバルー
その動作シーケンスフローチャートの一例を示す。
所定の位置決めや所定の動作を行わせようシする場合に
は、各モータが同一時間内で作動ずｈよう制御すること
が必要なことが多い。この種の機器の最も簡単かつ代表
的な例として、２個のパルスモータを使用する’Ｘ−Ｙ
テーブル、等がフる・ ・１′第４図に、従来のＸ−Ｙテーブルにおけるバルー
その動作シーケンスフローチャートの一例を示す。
第４図において、ＣＰ（Ｊは中央処理装置ｉ）ｆ ＋
、 Ｍ２は、それぞれＸ軸およびＹ軸用のパルスモータ
であり、ＣＰＵは、タイミングカウンタ、パルス計数カ
ウンタ、メモリデバイス等を有し、インターフバヂスと
を表わす。
、 Ｍ２は、それぞれＸ軸およびＹ軸用のパルスモータ
であり、ＣＰＵは、タイミングカウンタ、パルス計数カ
ウンタ、メモリデバイス等を有し、インターフバヂスと
を表わす。
動作としては、第５図に示すように、ステップ１で初期
化を行い、ＣＰＵにおいて各モータの出力パルスの作成
、パルス数の計数を行う。ついでステップ２において、
タイミングカウンタのカウントダウンを行い、ステップ
６でその終了を確認すると、ステップ４で対応するモー
タＭＩ 、 ３ｆ ２へのパルスを出力し、ステップ５
でそれぞれのパルス計数カウンタにより計数を開始し、
ステップ乙において、各モータが所定位置に達したかを
確認してそのサイクルを完了する。各ステップにおける
Ｎｏのケースは図示のとおりである。
化を行い、ＣＰＵにおいて各モータの出力パルスの作成
、パルス数の計数を行う。ついでステップ２において、
タイミングカウンタのカウントダウンを行い、ステップ
６でその終了を確認すると、ステップ４で対応するモー
タＭＩ 、 ３ｆ ２へのパルスを出力し、ステップ５
でそれぞれのパルス計数カウンタにより計数を開始し、
ステップ乙において、各モータが所定位置に達したかを
確認してそのサイクルを完了する。各ステップにおける
Ｎｏのケースは図示のとおりである。
しかしながら、以上のような従来例の制御方法にあって
は、パルスモータの数が最小の２個の場合であるため、
特に大きな支障は生じないが、さらに多数のパルスモー
タを上記のような方法により同時制御しようとすると、
ソフトウェアにより時間的に分割して各パルスモータの
ドライバに対する出力パルスの作成、パルス数の計数等
、ＣＰＵによる処理が極めて繁雑となる。また、ＣＰＵ
の処理速度には、おのずから限界があり、そのため、上
記のような従来の制御方式では制御し得るパルスモータ
の数、あるいは回転速度等が実用上制限を受ける。
は、パルスモータの数が最小の２個の場合であるため、
特に大きな支障は生じないが、さらに多数のパルスモー
タを上記のような方法により同時制御しようとすると、
ソフトウェアにより時間的に分割して各パルスモータの
ドライバに対する出力パルスの作成、パルス数の計数等
、ＣＰＵによる処理が極めて繁雑となる。また、ＣＰＵ
の処理速度には、おのずから限界があり、そのため、上
記のような従来の制御方式では制御し得るパルスモータ
の数、あるいは回転速度等が実用上制限を受ける。
最近の工場自動化等の趨勢に沿って、例えば縫製産業に
おいても、−例として、３４個のパルスモータを使用し
、そのうち１３個を異なる速度で同時に加減速駆動制御
する必要のある生地支持体などが事実提案されつ＼ある
現状であり、従来方式に代る対応方式の出現が要望され
ていた。
おいても、−例として、３４個のパルスモータを使用し
、そのうち１３個を異なる速度で同時に加減速駆動制御
する必要のある生地支持体などが事実提案されつ＼ある
現状であり、従来方式に代る対応方式の出現が要望され
ていた。
本発明は、以上のような局面にかんがみてなされたもの
で、１個のＣＰＵで多数のパルスモータの制御を、回転
速度の制限を受けることが少く行うことができ、またソ
フトウェアを簡素化し得るこの種の制御回路の提供を目
的としている。
で、１個のＣＰＵで多数のパルスモータの制御を、回転
速度の制限を受けることが少く行うことができ、またソ
フトウェアを簡素化し得るこの種の制御回路の提供を目
的としている。
このため、本発明においては、各パルスモータに、それ
ぞれ対応して周波数を制御可能なクロツクパルス発生回
路を設けることにより、前記目的を達成しようとするも
のである。
ぞれ対応して周波数を制御可能なクロツクパルス発生回
路を設けることにより、前記目的を達成しようとするも
のである。
以上のような回路構成によって、多数のパルスモータの
制御を１個のＣＰＵで行うことができ、ＣＰＵの処理速
度に起因する各モータの回転速度の制限を緩和し、かつ
、ソフトウェア右簡素化される。
制御を１個のＣＰＵで行うことができ、ＣＰＵの処理速
度に起因する各モータの回転速度の制限を緩和し、かつ
、ソフトウェア右簡素化される。
以下に、本発明を実施例に基づいて説明する。
第１図は、本発明原理による制御回路の一構成例のブロ
ック図である。前出従来例第４図と同一（相当）構成要
素は同一（または相当）符号で表わす。
ック図である。前出従来例第４図と同一（相当）構成要
素は同一（または相当）符号で表わす。
（構 成）
図中、ＣＫは基準時間管理用クロック、Ｒは、ＲＯＭ等
のメモリデバイス、Ｍｊ、、Ｉｆ２・・・Ｋｎは複数（
ル）個のパルスモータ、Ｄｌ、Ｄ２．・・・Ｄｎはそれ
ぞれのモータドライバである。また、Ｔ１゜Ｔ２．・・
・Ｔｎは、本発明により、各モータ駆動回路に配設され
た、ＣＰＵにより制御可能なクロツクパルス発生回路で
ある各プログラマブルタイマｍ＋＋′ 〜ｒＭ ｎ駆動の基準時間を、割込みによりＣＰＵに伝
えるもので、基準時間は、ＣＰＵにより可変にしである
。また、メモリＲは、各モータの速度パターンに関する
データを格納するものである。
のメモリデバイス、Ｍｊ、、Ｉｆ２・・・Ｋｎは複数（
ル）個のパルスモータ、Ｄｌ、Ｄ２．・・・Ｄｎはそれ
ぞれのモータドライバである。また、Ｔ１゜Ｔ２．・・
・Ｔｎは、本発明により、各モータ駆動回路に配設され
た、ＣＰＵにより制御可能なクロツクパルス発生回路で
ある各プログラマブルタイマｍ＋＋′ 〜ｒＭ ｎ駆動の基準時間を、割込みによりＣＰＵに伝
えるもので、基準時間は、ＣＰＵにより可変にしである
。また、メモリＲは、各モータの速度パターンに関する
データを格納するものである。
（動 作）
つぎに、以上のような回路構成における動作を説明する
。第２図に、この動作シーケンスフローチャート、第３
図に、各信号のタイミングチャートを示す。
。第２図に、この動作シーケンスフローチャート、第３
図に、各信号のタイミングチャートを示す。
まず、ステップ１で、初期化を行い、基準時間管理用ク
ロックＣＫ、各プログラムタイマ１１〜Ｔｎをリセット
する。ついで、ステップ２において、各モータＭ １〜
ｒＭ ｎが同一基準時間で作動し、それぞれのプロゲラ
ぐプルタイマＴ１〜Ｔｎに出ると、ステップ５によりＣ
ＰＵに割込みＩをかけ、各モータＭ ｊ〜Ｍｔｓを停止
させる （ステ７プ６）第３図は、各モータＭ１〜ｒＷ
ｎの起動および停止に至る時間６１〜６２間の、基準
時間管理用クロックＣＫおよび各プログラマブルタイマ
Ｔ１〜ＴＩ％における信号波形の一例を示したものであ
る。
ロックＣＫ、各プログラムタイマ１１〜Ｔｎをリセット
する。ついで、ステップ２において、各モータＭ １〜
ｒＭ ｎが同一基準時間で作動し、それぞれのプロゲラ
ぐプルタイマＴ１〜Ｔｎに出ると、ステップ５によりＣ
ＰＵに割込みＩをかけ、各モータＭ ｊ〜Ｍｔｓを停止
させる （ステ７プ６）第３図は、各モータＭ１〜ｒＷ
ｎの起動および停止に至る時間６１〜６２間の、基準
時間管理用クロックＣＫおよび各プログラマブルタイマ
Ｔ１〜ＴＩ％における信号波形の一例を示したものであ
る。
〔発明の効果〕
以上、実施例に基づいて説明してきたように、本発明に
よれば、１個のＣＰＵで多数のパルスモータの制御が可
能となり、モータ回転速度に対する制約を受けることも
少く、かつ、特に多数のパルスモータを加減速運転によ
り同時位置決め制御を行う場合等、著しくソフトウェア
の負担を軽減することができる。
よれば、１個のＣＰＵで多数のパルスモータの制御が可
能となり、モータ回転速度に対する制約を受けることも
少く、かつ、特に多数のパルスモータを加減速運転によ
り同時位置決め制御を行う場合等、著しくソフトウェア
の負担を軽減することができる。
第１図は、本発明に係る制御回路の一実施例のブロック
図、第２図はその動作シーケンスフローチャート、第３
図は、各信号タイミングチャート１、ｌ／Ｉ、ｉ２・・
・、Ｋｎ・・・各パルスモータＣＫ・・・基準時間管理
用クロック ＣＰＵ・・・中央処理装置 ＴＩ、 Ｔ２・・・Ｔｎ・・・各プログラムプルタイマ
（クロスパルス発生回路）
図、第２図はその動作シーケンスフローチャート、第３
図は、各信号タイミングチャート１、ｌ／Ｉ、ｉ２・・
・、Ｋｎ・・・各パルスモータＣＫ・・・基準時間管理
用クロック ＣＰＵ・・・中央処理装置 ＴＩ、 Ｔ２・・・Ｔｎ・・・各プログラムプルタイマ
（クロスパルス発生回路）
Claims (1)
- 複数個のパルスモータを、１個の中央処理装置により
同時に位置決め動作するよう制御するための制御回路で
あつて、前記それぞれのパルスモータに対応して、それ
ぞれ周波数を制御可能なクロツクパルス発生回路を備え
たことを特徴とする複数のパルスモータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17088886A JPS6331499A (ja) | 1986-07-22 | 1986-07-22 | 複数のパルスモ−タ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17088886A JPS6331499A (ja) | 1986-07-22 | 1986-07-22 | 複数のパルスモ−タ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331499A true JPS6331499A (ja) | 1988-02-10 |
Family
ID=15913177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17088886A Pending JPS6331499A (ja) | 1986-07-22 | 1986-07-22 | 複数のパルスモ−タ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331499A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001061837A1 (de) * | 2000-02-17 | 2001-08-23 | Carl Zeiss Jena Gmbh | Verfahren zur synchronsteuerung mehrerer schrittmotoren |
-
1986
- 1986-07-22 JP JP17088886A patent/JPS6331499A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001061837A1 (de) * | 2000-02-17 | 2001-08-23 | Carl Zeiss Jena Gmbh | Verfahren zur synchronsteuerung mehrerer schrittmotoren |
| JP2003523713A (ja) * | 2000-02-17 | 2003-08-05 | カール ツァイス イエナ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 複数ステップモータのセルシン制御方法 |
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