JPS6331372A - 圧縮コ−ドパツキング回路 - Google Patents
圧縮コ−ドパツキング回路Info
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- JPS6331372A JPS6331372A JP61174987A JP17498786A JPS6331372A JP S6331372 A JPS6331372 A JP S6331372A JP 61174987 A JP61174987 A JP 61174987A JP 17498786 A JP17498786 A JP 17498786A JP S6331372 A JPS6331372 A JP S6331372A
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- Japan
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- bit
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- circuit
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- 230000006835 compression Effects 0.000 title abstract description 8
- 238000007906 compression Methods 0.000 title abstract description 8
- 230000001186 cumulative effect Effects 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 2
- DTAFLBZLAZYRDX-UHFFFAOYSA-N OOOOOO Chemical compound OOOOOO DTAFLBZLAZYRDX-UHFFFAOYSA-N 0.000 description 1
- 101001080597 Spinacia oleracea 50S ribosomal protein 5 alpha, chloroplastic Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は圧縮コードをｎビットパッキングを行う、圧縮
コードパッキング装置に関するものである。
コードパッキング装置に関するものである。
（従来技術）
従来、圧縮コードを符号化する装置は、マイコン、ＲＯ
Ｍ、ＲＡＭ等で構成されており、圧縮コードをｎｂｉｔ
パッキングする処理もマイコン等で行なわれていた。し
かしながら、ＴＴＬＩＣ，ＲＯＭ、ＲＡＭ等で構成され
た超高速実時間圧縮コード符号化装置に対しては、従来
のようにマイコン等による圧縮コードのｎｂｉｔパッキ
ングでは、圧縮動作にパッキング動作が間にあわないも
のとなっている。
Ｍ、ＲＡＭ等で構成されており、圧縮コードをｎｂｉｔ
パッキングする処理もマイコン等で行なわれていた。し
かしながら、ＴＴＬＩＣ，ＲＯＭ、ＲＡＭ等で構成され
た超高速実時間圧縮コード符号化装置に対しては、従来
のようにマイコン等による圧縮コードのｎｂｉｔパッキ
ングでは、圧縮動作にパッキング動作が間にあわないも
のとなっている。
（目的）
本発明は超高速実時間圧縮コード符号化装置の符号化処
理速度をさまたげることなく、また、バッフアメそり等
を介することなく符号化された圧縮コードを高速にｎビ
ットパッキングする装置を提供するものである。
理速度をさまたげることなく、また、バッフアメそり等
を介することなく符号化された圧縮コードを高速にｎビ
ットパッキングする装置を提供するものである。
本発明の詳細な説明を以下に述べる。
まず、本発明による１６ビツトパッキング回路の実施例
の概要を第１図に示す回路ブロック図を用いて説明する
。
の概要を第１図に示す回路ブロック図を用いて説明する
。
Ｓ１図において１−ａは実時間圧縮コード符号化装置で
あり画像を光学的に読みとるリーダ等より人力される画
像データを実時間でＭＨ等の圧縮コードに符号化し、圧
縮コードＣ０Ｄ１５〜Ｃ０ＤＯ及びコード長ＣＬ４〜Ｃ
ＬＯを出力する。１−ｂはフリップフロップ等で構成さ
れるレジスタであり、圧縮コードＣＯＤ １５〜Ｃ０Ｄ
Ｏを一時記憶する。１−ｃはＮビット加算回路であり、
例えば米フェアチャイルド社Ｆ２８３等で構成され、符
号化装置１−ａより人力される圧縮コード長ＣＬ４〜Ｃ
ＬＯを累積加算するものである。１−ｄはｎビットエン
ドアラウンドビットシフタであり加算回路１−ｃの加算
結果をラッチするラッチ１−ｅより入力される圧縮コー
ド長の累積加算結果ＺＯ〜Ｚ３に従い、レジスタ１−ｂ
より人力される圧縮コードＡ１５〜ＡＯを、エンドアラ
ウンドにシフトするものである。１−ｆはデータセレク
タ１−ｇを制御するデータセレクタコントローラであり
、ラッチ１−ｅより人力される圧縮コード長の累積加算
結果Ｚｏ〜Ｚ３と加算した時、けた上げが発生した事を
示す、いわゆるキャリイアウドプツト信号ＣＲＹにより
データセレクタ１−ｇを制御する回路でありゲート回路
により構成される。１−ｈはデータセレクタ１−ｇより
出力されるデータセレクト手段によりパッキングされた
圧縮コードＣ１５〜ＣＯを格納するレジスタ回路である
。１−ｉはビットシフタ１−ｄより出力されるエンドア
ラウンドにシフトされた圧縮コード８１．５〜ＢＯを格
納するレジスタである。１−ｊはラッチ１−ｅより人力
されるキャリイアウドプツト等により、レジスタ１−ｈ
の出力Ｄ１５〜ＤＯが有効であることを示す信号ＳＴＢ
を出力するレジスタ等で構成されるメモリ回路である。
あり画像を光学的に読みとるリーダ等より人力される画
像データを実時間でＭＨ等の圧縮コードに符号化し、圧
縮コードＣ０Ｄ１５〜Ｃ０ＤＯ及びコード長ＣＬ４〜Ｃ
ＬＯを出力する。１−ｂはフリップフロップ等で構成さ
れるレジスタであり、圧縮コードＣＯＤ １５〜Ｃ０Ｄ
Ｏを一時記憶する。１−ｃはＮビット加算回路であり、
例えば米フェアチャイルド社Ｆ２８３等で構成され、符
号化装置１−ａより人力される圧縮コード長ＣＬ４〜Ｃ
ＬＯを累積加算するものである。１−ｄはｎビットエン
ドアラウンドビットシフタであり加算回路１−ｃの加算
結果をラッチするラッチ１−ｅより入力される圧縮コー
ド長の累積加算結果ＺＯ〜Ｚ３に従い、レジスタ１−ｂ
より人力される圧縮コードＡ１５〜ＡＯを、エンドアラ
ウンドにシフトするものである。１−ｆはデータセレク
タ１−ｇを制御するデータセレクタコントローラであり
、ラッチ１−ｅより人力される圧縮コード長の累積加算
結果Ｚｏ〜Ｚ３と加算した時、けた上げが発生した事を
示す、いわゆるキャリイアウドプツト信号ＣＲＹにより
データセレクタ１−ｇを制御する回路でありゲート回路
により構成される。１−ｈはデータセレクタ１−ｇより
出力されるデータセレクト手段によりパッキングされた
圧縮コードＣ１５〜ＣＯを格納するレジスタ回路である
。１−ｉはビットシフタ１−ｄより出力されるエンドア
ラウンドにシフトされた圧縮コード８１．５〜ＢＯを格
納するレジスタである。１−ｊはラッチ１−ｅより人力
されるキャリイアウドプツト等により、レジスタ１−ｈ
の出力Ｄ１５〜ＤＯが有効であることを示す信号ＳＴＢ
を出力するレジスタ等で構成されるメモリ回路である。
１−にはメモリ１−ｊの信号ＳＴＢによりレジスタ１−
ｈの出力データＤ１５〜Ｄｏを順次取り込んで行くメモ
リ回路である。
ｈの出力データＤ１５〜Ｄｏを順次取り込んで行くメモ
リ回路である。
次に第１図に示した１６ビツトパッキング回路の回路動
作を説明する。まず第１図に示すとおり、符号化装置１
−ａから出力される圧縮コードは０ビツトから１６ビツ
トまでとし、圧縮コード長がＯのときは符号化装置１−
ａ ｈ）らレジスタ１−ｂに入力される圧縮コードＣ
０Ｄ１５〜Ｃ０ＤＯは無効であると考える。
作を説明する。まず第１図に示すとおり、符号化装置１
−ａから出力される圧縮コードは０ビツトから１６ビツ
トまでとし、圧縮コード長がＯのときは符号化装置１−
ａ ｈ）らレジスタ１−ｂに入力される圧縮コードＣ
０Ｄ１５〜Ｃ０ＤＯは無効であると考える。
頚
（ただしコードの先＃ビットはＣ０ＤＯとし、圧縮コー
ド長ＣＬＯＮＣＬ４においてＬＳ Ｂ＝ＣＬＯ，ＭＳＢ
士ＣＬ４とする）まず、第１図に示されるブロック図の
各ブロックの動作を説明し、そして次に１オ３表を用い
て実際に圧縮コードがパッキングされる様子の一例を示
す。
ド長ＣＬＯＮＣＬ４においてＬＳ Ｂ＝ＣＬＯ，ＭＳＢ
士ＣＬ４とする）まず、第１図に示されるブロック図の
各ブロックの動作を説明し、そして次に１オ３表を用い
て実際に圧縮コードがパッキングされる様子の一例を示
す。
加算回路１−ｃ、ラッチ１−ｅ、メモリ１−ｊの具体的
な回路図を示すと、第２図のように構成される。１６ビ
ツトフルアダー２−ａにより、入力される圧縮コード長
ＣＬ４〜ＣＬＯと圧縮コードの累積加算結果２３〜Ｚ。
な回路図を示すと、第２図のように構成される。１６ビ
ツトフルアダー２−ａにより、入力される圧縮コード長
ＣＬ４〜ＣＬＯと圧縮コードの累積加算結果２３〜Ｚ。
とが加算され、ラッチ２−ｂに累積加算結果として順次
記憶される。圧縮コードが入力されない時は圧縮コード
長は０であるので、累積加算結果は保持される。また、
加算した時に、けた上げが生じるか圧縮コード長が１６
ｂｉｔの場合は、１６ビツトフルアダー２−ａのキャリ
出力ＲＣＯがＣＲＹ信号としてメモリ２−Ｃに取り込ま
れ、ＣＲＹ信号によりＳＴＢ信号が出力される。このＳ
ＴＢ信号により外部記ｆ１４回路１−ｋにパッキングさ
れた圧縮コードを取り込むタイミングを知らせる。なお
ＣＬＫ信号は同期クロック信号でありＲ３Ｔ信号は初期
リセット信号である。
記憶される。圧縮コードが入力されない時は圧縮コード
長は０であるので、累積加算結果は保持される。また、
加算した時に、けた上げが生じるか圧縮コード長が１６
ｂｉｔの場合は、１６ビツトフルアダー２−ａのキャリ
出力ＲＣＯがＣＲＹ信号としてメモリ２−Ｃに取り込ま
れ、ＣＲＹ信号によりＳＴＢ信号が出力される。このＳ
ＴＢ信号により外部記ｆ１４回路１−ｋにパッキングさ
れた圧縮コードを取り込むタイミングを知らせる。なお
ＣＬＫ信号は同期クロック信号でありＲ３Ｔ信号は初期
リセット信号である。
次にビットシフタ１−ｄの具体的な回路図の一例を示す
と第３図のように構成される。
と第３図のように構成される。
３−ａはラッチ１−ｅの出力Ｚ２．Ｚ３をデコードする
２ビツトのデコーダである。また３−ｂは米フェアチャ
イルド社製Ｆ３５０等の４ｂｉｔシフタ群により構成さ
れる入力した１６ビツトのデータを任意のビット分シフ
ト可能な１６ビツトエンドアラウンドビツトシフタであ
り、レジスタ１−ｂからのＡ１５〜ＡＯ入力に対してラ
ッチ１−ｅからの出力ＺＯ〜Ｚ４に従って表１のように
８１５〜ＢＯを出力する。
２ビツトのデコーダである。また３−ｂは米フェアチャ
イルド社製Ｆ３５０等の４ｂｉｔシフタ群により構成さ
れる入力した１６ビツトのデータを任意のビット分シフ
ト可能な１６ビツトエンドアラウンドビツトシフタであ
り、レジスタ１−ｂからのＡ１５〜ＡＯ入力に対してラ
ッチ１−ｅからの出力ＺＯ〜Ｚ４に従って表１のように
８１５〜ＢＯを出力する。
次にデータセレクタ１−ｇはビットシフタ１−ｄ、レジ
スタ１−ｈ、レジスタ１−ｉからのＢ１５〜Ｂｏ、Ｄ１
５〜ＤＯ９Ｅ１５〜ＥＯの入力に対し、データセレクタ
１−ｆからの累積加算値Ｚ３〜ＺＯ，キャリＣＲＹに従
って表２のようにＣ１５〜ＣＯを出力するように制御さ
れる。即ち、レジスタ１−ｈｌ又はレジスタ１−ｉに格
納されている有効データの直後に、ビットシフタ１−ｄ
から入力されたデータを結合する様にデータセレクタｔ
−ｇは動作し、その結果をレジスタ１−ｈに出力する。
スタ１−ｈ、レジスタ１−ｉからのＢ１５〜Ｂｏ、Ｄ１
５〜ＤＯ９Ｅ１５〜ＥＯの入力に対し、データセレクタ
１−ｆからの累積加算値Ｚ３〜ＺＯ，キャリＣＲＹに従
って表２のようにＣ１５〜ＣＯを出力するように制御さ
れる。即ち、レジスタ１−ｈｌ又はレジスタ１−ｉに格
納されている有効データの直後に、ビットシフタ１−ｄ
から入力されたデータを結合する様にデータセレクタｔ
−ｇは動作し、その結果をレジスタ１−ｈに出力する。
以上のように各ブロックは動作するが、次にこれらがど
のようにして圧縮コードをパッキングするのかを表３．
４に示す遷移表を用いて説明する。
のようにして圧縮コードをパッキングするのかを表３．
４に示す遷移表を用いて説明する。
初期状態では、第１図におけるＡ１５〜ＡＯ，８１５〜
ＢＯ，Ｃ１５〜Ｃｏ、Ｄｉｓ〜Ｄｏ、Ｅ１５〜ＥＯ，Ｌ
Ｏ〜Ｌ５．Ｚ３〜２０、ＣＲＹ、ＳＴＢの各信号はホー
ルＯとし、５ＴＡＴＥＩで１番目の８ビツトの圧縮コー
ド″００１１０１０１” が、５ＴＡＴＥ２で２番目の
３ビツトの圧縮コード゛０１０°。
ＢＯ，Ｃ１５〜Ｃｏ、Ｄｉｓ〜Ｄｏ、Ｅ１５〜ＥＯ，Ｌ
Ｏ〜Ｌ５．Ｚ３〜２０、ＣＲＹ、ＳＴＢの各信号はホー
ルＯとし、５ＴＡＴＥＩで１番目の８ビツトの圧縮コー
ド″００１１０１０１” が、５ＴＡＴＥ２で２番目の
３ビツトの圧縮コード゛０１０°。
が、５ＴＡＴＥ３で３番目の６ビツトの圧縮コード″０
００１１１”が、５ＴＡＴＥ４で４番目の１２ビツトの
圧縮コード“’００００１１００１０１０”が、５ＴＡ
ＴＥ６では５番目の４ビツトの圧縮コード“１０００”
が、５ＴＡＴＥ８では６番目の１０ビツトの圧縮コード
“００００１１０１１ビが、 ５ＴＡＴＥ９では７番目の５ビツトの圧縮コード°’ｏ
ｏｏｉｏ°°がそれぞれ入力される。
００１１１”が、５ＴＡＴＥ４で４番目の１２ビツトの
圧縮コード“’００００１１００１０１０”が、５ＴＡ
ＴＥ６では５番目の４ビツトの圧縮コード“１０００”
が、５ＴＡＴＥ８では６番目の１０ビツトの圧縮コード
“００００１１０１１ビが、 ５ＴＡＴＥ９では７番目の５ビツトの圧縮コード°’ｏ
ｏｏｉｏ°°がそれぞれ入力される。
その他の５ＴＡＴＥでは圧縮コードは入力されず、コー
ド長Ｌ４〜ＬＯ＝ＯＯＯＯＯである。
ド長Ｌ４〜ＬＯ＝ＯＯＯＯＯである。
以上の圧縮コードが表５に示すように１６ビツトパツキ
ングされる様子を表３１表４に示してあり、信号ＳＴＢ
が立下る５ＴＡＴＥでレジスタ１−ｈのデータＤＯＮＤ
１５が１６ビツトパツキングされたデータとして有効で
ある。
ングされる様子を表３１表４に示してあり、信号ＳＴＢ
が立下る５ＴＡＴＥでレジスタ１−ｈのデータＤＯＮＤ
１５が１６ビツトパツキングされたデータとして有効で
ある。
この様にして、符号化装置１−ａにて高速に符号化され
た出力であるＣ０Ｄ１５〜Ｃ０ＤＯの可変長コードが高
速に、１６ビツトのデータにパッキング処理される。
た出力であるＣ０Ｄ１５〜Ｃ０ＤＯの可変長コードが高
速に、１６ビツトのデータにパッキング処理される。
表３２表４から明らかな様に、圧縮コードのコード長の
累積加算値が１６ビツト以上のときは、レジスタ１−１
の出力を選択し、レジスタ１−ｉに格納された有効コー
ドに続けて、ビットシフタ１−ｄからのコードを結合す
る。
累積加算値が１６ビツト以上のときは、レジスタ１−１
の出力を選択し、レジスタ１−ｉに格納された有効コー
ドに続けて、ビットシフタ１−ｄからのコードを結合す
る。
また、累積加算値が１６ビツト以上でないときは、レジ
スター−ｈの出力を選択し、レジスター−ｈに格納され
た有効コードに続けて、ビットシフタ１−ｄからのコー
ドを結合する。
スター−ｈの出力を選択し、レジスター−ｈに格納され
た有効コードに続けて、ビットシフタ１−ｄからのコー
ドを結合する。
Ｓ７８１ ＳＴＢ Ｉ
ＳＴＢ １くＳＴＡＴＥ
１＞＜５ＴＡＴＥＺ）（ＳＴＡＴＥ３＞５ｅｌｌ ＩＪ
ＳＴＢ Ｉ
９丁Ｂ１（ＳＴＡＴＥ４）ｃＳＴ
ＡＴＥＳン＜５ＴＡＴＥ６＞ＡｌＳｘ Ｂ１５ｘ
Ｃ１５ｘ Ａｌ５Ｘ Ｂ１５ｘ Ｃ
１５ｘＣＬＯＯＺｒＪ Ｉ ＣＬ
ＯＯ２０１ＣＬＩ Ｏ２１０ＣＬＩ １ ２１０
ＣＬ２０ Ｚ２０ ＣＬ２０
２２０ＣＬ：ｌ ＯＺ３０
ＣＬ：ｌ １ ２３０ＣＬ４０ ＣＲＹ Ｉ
ＣＬ４０ ＣＲＹ ０３ＴＢ
ＩＬＪＳＴＢ １ （ＳＴＡＴＥ７）（ＳＴＡＴＥ８＞ ＳＴＢ Ｉ ＳＴＢ １．Ｊ（ＳＴＡ
ＴＥ ９＞
（ＳＴＡＴＥＩＯ）Ｃ０ＤＥ（１） （２
） （３） （４） （５） （６） （７
）ｏｔｏｏｏｏ。
ＳＴＢ １くＳＴＡＴＥ
１＞＜５ＴＡＴＥＺ）（ＳＴＡＴＥ３＞５ｅｌｌ ＩＪ
ＳＴＢ Ｉ
９丁Ｂ１（ＳＴＡＴＥ４）ｃＳＴ
ＡＴＥＳン＜５ＴＡＴＥ６＞ＡｌＳｘ Ｂ１５ｘ
Ｃ１５ｘ Ａｌ５Ｘ Ｂ１５ｘ Ｃ
１５ｘＣＬＯＯＺｒＪ Ｉ ＣＬ
ＯＯ２０１ＣＬＩ Ｏ２１０ＣＬＩ １ ２１０
ＣＬ２０ Ｚ２０ ＣＬ２０
２２０ＣＬ：ｌ ＯＺ３０
ＣＬ：ｌ １ ２３０ＣＬ４０ ＣＲＹ Ｉ
ＣＬ４０ ＣＲＹ ０３ＴＢ
ＩＬＪＳＴＢ １ （ＳＴＡＴＥ７）（ＳＴＡＴＥ８＞ ＳＴＢ Ｉ ＳＴＢ １．Ｊ（ＳＴＡ
ＴＥ ９＞
（ＳＴＡＴＥＩＯ）Ｃ０ＤＥ（１） （２
） （３） （４） （５） （６） （７
）ｏｔｏｏｏｏ。
± ００
表 ５
（効果）
以上説明した様に、本発明によると、高速に可変長コー
ドのパッキング処理が可能となるものである。
ドのパッキング処理が可能となるものである。
第１図は本発明によるパッキング回路の構成例を示すブ
ロック図、第２図及び第３図は第１図示回路ブロックの
部分詳細回路を示すブロック図であり、１−ａは符号化
装置、１−ｂはレジスタ、１−ｃはＮビット加算回路、
１−ｄはビットシフタ、１−ｇはデータセレクタである
。
ロック図、第２図及び第３図は第１図示回路ブロックの
部分詳細回路を示すブロック図であり、１−ａは符号化
装置、１−ｂはレジスタ、１−ｃはＮビット加算回路、
１−ｄはビットシフタ、１−ｇはデータセレクタである
。
Claims (1)
- 【特許請求の範囲】 圧縮コードと圧縮コード長を入力し上記圧縮コードをｎ
ビットにパッキングして出力する圧縮コードパッキング
回路において、圧縮 コードを格納する回路と、上記圧縮コード長をｎビット
累積加算する加算回路と圧縮コード長の累積加算結果に
従い上記圧縮コードをｎビットエンドアラウンドにシフ
トするシフト回路と、上記シフト回路の出力を格納する
第１の格納回路と、上記圧縮コードをパッキングするデ
ータセレクタ回路と、上記パッキングされた圧縮コード
を格納する第２の格納回路と、上記パッキングされた圧
縮コードがｎビット有効であることを外部に出力する回
路とを有し、パッキングされた圧縮コードの累積加算結
果がｎビット以上でなければ上記第２の格納回路の出力
と、上記シフト回路の出力より圧縮コードのパッキング
を行ない、パッキングされた圧縮コードの累積加算結果
がｎビット以上となると、上記シフト回路の出力と上記
第１の格納回路の出力より圧縮コードのパッキングを行
うことを特徴とする圧縮コードパッキング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174987A JPS6331372A (ja) | 1986-07-25 | 1986-07-25 | 圧縮コ−ドパツキング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174987A JPS6331372A (ja) | 1986-07-25 | 1986-07-25 | 圧縮コ−ドパツキング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331372A true JPS6331372A (ja) | 1988-02-10 |
Family
ID=15988235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174987A Pending JPS6331372A (ja) | 1986-07-25 | 1986-07-25 | 圧縮コ−ドパツキング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091131A (ja) * | 1983-10-25 | 1985-05-22 | Kobe Steel Ltd | セラミツク質輻射体 |
-
1986
- 1986-07-25 JP JP61174987A patent/JPS6331372A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091131A (ja) * | 1983-10-25 | 1985-05-22 | Kobe Steel Ltd | セラミツク質輻射体 |
| JPH036405B2 (ja) * | 1983-10-25 | 1991-01-30 | Kobe Steel Ltd |
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