JPH11285005A - 映像符号化装置 - Google Patents

Abstract

(57)【要約】 【課題】 可変長符号テーブルのデータ幅を小さくし
て、回路規模を小さくした映像符号化装置を提供するこ
とにある。 【解決手段】 ハフマン符号化ＤＣテーブル２およびハ
フマン符号化ＡＣテーブル３から出力されたハフマン符
号は付加ビットと結合されてバレルシフト回路６に入力
する。一方、該ハフマン符号の符号長は加算器１２で、
レジスタ１１にラッチされたパッキングされたデータ幅
に満たない符号の有効ビット幅を示す値と加算され、次
いで減算器１５固定値から引かれてバレルシフト回路６
のシフト量となる。バレルシフト回路６の上位ビットは
レジスタ８にラッチされているデータ幅に満たない符号
と論理積回路９によりパッキングされ、再度レジスタ８
にラッチされる。該パッキングされた符号がデータ幅以
上になると、加算器１４からキャリーが発生され、該パ
ッキングされた符号は有効となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は画像蓄積を行うシ
ステムにおける画像圧縮データの映像符号化装置に関
し、特にハフマンテーブルのワード数を最大符号長より
小さくできるようにした映像符号化装置に関する。

【０００２】

【従来の技術】従来から、多値画像符号化方式として、
ＪＰＥＧ方式が多用されている。該ＪＰＥＧ方式の中の
ベースラインと呼ばれる方式では、エントロピ符号化と
して、ハフマン符号化が行われる。該ハフマン符号化を
行う符号化装置の一例としては、例えば特開平４−１０
７０１３号公報に記されているものがある。この公報に
開示された回路を、図８を参照して簡単に説明する。

【０００３】ハフマン符号化においては、ＤＣ成分で
は、付加ビット長２９ａと付加ビット２９ｂが送られ、
該付加ビット長２９ａをアドレスとして、ハフマン符号
長３０ａとハフマン符号３０ｂがデータとして、ＲＯＭ
中に格納されたＤＣのハフマン符号化テーブル３０から
出力される。ＡＣ成分の場合には、ランレングス２９ｃ
と、付加ビット長２９ａと、付加ビット２９ｂが送ら
れ、ランレングス２９ｃと付加ビット長２９ａをアドレ
スとして、ハフマン符号長３１ａとハフマン符号３１ｂ
がデータとして、ＡＣのハフマン符号化テーブル３１か
ら出力される。マルチプレクサ３２はＤＣ／ＡＣ制御信
号により、前記ＤＣのハフマン符号化テーブル３０とＡ
Ｃのハフマン符号化テーブル３１の出力が選択され、前
記ハフマン符号長３０ａと３０ｂはレジスタ３３に送ら
れ、ハフマン符号３０ｂと３１ｂはレジスタ３５に送ら
れる。

【０００４】なお、ＡＣのハフマン符号は、図９に示さ
れているように、最大長が１６ビット、符号長が５ビッ
トであるので、マルチプレクサ３２は、該１６ビットに
満たないハフマン符号に対しては、その上位側に０の無
効ビットを付加し、図１０のようにして出力する。例え
ば、アドレス０／０のハフマン符号「１０１０」に対し
ては、その上位に１２個の無効ビットを付加して、合計
で１６ビットのハフマン符号にして出力する。

【０００５】ハフマン符号とそれに続く付加ビットとか
らなるシンボルは一定のビット長（この例では、３２ビ
ット）にパッキングして出力されなければならない。こ
のため、図８では、前記レジスタ３５に格納された（ハ
フマン符号＋付加ビット２９ｂ）のデータを、バレルシ
フト４０で（１６−Ｘ）ビット分左方向にシフトし、レ
ジスタ３６に格納する。次にバレルシフト４１でさらに
（Ｘ＋Ｙ）ビット分左方向にシフトしてレジスタ３７に
格納し、バレルシフト４２に送出する。このバレルシフ
ト４２に送出されたデータは、右詰めされたデータとな
る。これで、次に到来するハフマン符号および付加ビッ
トの符号列と接続する準備が整う。

【０００６】ここに、前記Ｘは前記マルチプレクサ３２
からレジスタ３３へ送られた符号長であり、Ｙは付加ビ
ット長２９ａある。また、Ｘ＋Ｙは、加算器４５の出力
をデコーダ４３でデコードした値である。

【０００７】レジスタ３５に次のハフマンコードおよび
付加ビットがラッチされると、前記と同様の動作が行わ
れ、レジスタ３６には左詰めのデータがラッチされる。
前記バレルシフト４２は前記レジスタ３７にラッチされ
ている右詰めデータと該レジスタ３６にラッチされてい
る左詰めデータとを結合し、バレルシフト４２で（３２
−Ｓ）ビット分左シフトして、レジスタ３８にラッチさ
れる。ここに、Ｓはこれまでのハフマン符号長と付加ビ
ット長とを、加算回路４６で累積加算した値である。

【０００８】３２ビットにパッキングされた符号は、レ
ジスタ３８から出力されることになる。この出力は、加
算器４６で加算された符号長Ｘ＋Ｙの累積値が３２ビッ
トを越えた時にレジスタ３９から出力されるキャリー、
すなわちそのデータが有効であることを示すフラグと同
期して出力される。

【０００９】

【発明が解決しようとする課題】上記のように、従来の
ハフマン符号化装置で符号化する場合には、ハフマンテ
ーブルのデータ幅が、例えば図１０に示したように、２
１ビット（ハフマン符号１６ビット＋符号長５ビット）
になったり、バレルシフトを３個用いたりするために、
ハフマン符号化装置の回路規模が大きくなるという問題
があった。また、ＪＰＥＧでは、符号化途中に、ＤＣ成
分をリセットして差分を取るＲＳＴｍマーカ（ｍ＝０〜
７）や、終了時に符号化の終了を示すＥＯＩを挿入しな
ければならず、これらはバイト境界に挿入する必要があ
る。しかしながら、前記パッキングされた符号データが
バイト境界で終了しない場合には、従来装置では、バイ
ト境界まで「１」を詰めるパディング処理をしなければ
ならず、前記パッキングされた符号データに対してこの
ような操作を行うための新たな回路が必要になるという
問題があった。また、このため、さらに回路規模が大き
くなるという問題があった。

【００１０】本発明の目的は、前記した従来技術の問題
点を除去し、可変長符号テーブルのデータ幅を小さくし
て、回路規模を小さくした映像符号化装置を提供するこ
とにある。また、パディング処理をするための新たな回
路を必要としない映像符号化装置を提供することにあ
る。

【００１１】

【課題を解決するための手段】前記した目的を達成する
ために、この発明は、入力データを可変長符号化し、一
定のデータ幅にパッキングして出力する映像符号化装置
において、入力データをアドレスとして対応する可変長
符号とその符号長を出力する可変長符号テーブルと、該
可変長符号テーブルから出力された符号長と既にパッキ
ングされている符号量とからシフト量を求めるシフト制
御回路と、該シフト制御回路で求められたシフト量によ
って前記可変長符号をシフトするバレルシフト回路と、
該バレルシフト回路でシフトされた符号とデータ幅に満
たない既にパッキングされた符号とを論理積処理するゲ
ート回路と、前記既にパッキングされたデータ幅に満た
ない符号を蓄えるレジスタと、前記ゲート回路で論理積
処理された出力と、前記バレルシフト回路でシフトされ
た該論理積処理されない符号の一方を選択し、前記レジ
スタの入力とするマルチプレクサとを具備した点に特徴
がある。

【００１２】この特徴によれば、パッキング動作を、一
つのバレルシフト回路と、論理積処理するゲート回路
と、パッキングされたデータ幅に満たない符号を蓄える
レジスタとで実現できるようになり、映像符号化装置の
回路規模を小さくできるようになる。

【００１３】

【発明の実施の形態】以下に、図面を参照して、本発明
を詳細に説明する。図１は、本発明の一実施形態の構成
を示すブロック図である。図において、１はＤＣ成分を
リセットして差分を取るＲＳＴｍマーカ（ｍ＝０〜
７）、および終了時に符号化の終了を示すＥＯＩをマー
カコードで出力するマーカテーブルである。その一例
は、図２に示されており、マーカコードは７ビットで構
成されている。２は本実施形態特有のハフマン符号化Ｄ
Ｃテーブルであり、その一例は、例えば図３に示すよう
に構成されている。すなわち、符号領域としてのデータ
幅は３ビットで、右詰めに保存されている。次に、３は
ハフマン符号化ＡＣテーブルであり、このテーブルも本
実施形態特有のものである。すなわち、図４に示されて
いるように、有効ビット（図中の下線の引かれたビッ
ト）は右詰めにされ、無効領域には全て「１」で埋めら
れている。そして、符号領域としてのデータ幅は７ビッ
トにされている。なお、この符号領域のデータ幅を７ビ
ットに短縮できた理由は、アドレスの０／７〜Ｆ／Ａの
ハフマン符号は７ビットより上位のビットは全て「１」
であるので、記述が省略されている。この記述が省略さ
れている「１」のビット数は、符号長から７を減ずれば
分かる。これとは逆に、ハフマン符号が７ビットに満た
ないものは、７ビットのデータにするために、有効ビッ
トの上位に、無効ビットとしての「１」が付加されてい
る。

【００１４】これは、従来のハフマン符号化ＤＣテーブ
ルの符号領域が８ビット、ハフマン符号化ＡＣテーブル
の符号領域が１６ビットであったことに比べると、大い
に短縮されていることが分かる。

【００１５】また、図１において、５は第１のマルチプ
レクサ、６はバレルシフト回路、７は第２のマルチプレ
クサ、８は第１のレジスタ、９は論理積回路である。ま
た、１０は第３のマルチプレクサ、１１は第２のレジス
タ、１２〜１４は加算回路、１５は固定値である“４
７”から他の入力値を減算する減算器、１６は論理和回
路である。

【００１６】次に、本実施形態の動作を、詳細に説明す
る。図１の符号化装置が初期化された後に、ＤＣ成分が
符号化される場合には、該符号化装置に、付加ビット長
ａと付加ビットｂが送られてくる。ハフマン符号化ＤＣ
テーブル２は、該付加ビット長ａをアドレスとしてアク
セスされ、４ビットのハフマン符号長ｃと３ビットのハ
フマン符号ｄを出力する。いま、第１のマルチプレクサ
４がＤＣ成分を選択しているとすると、該マルチプレク
サ４からは該ハフマン符号長ｃとハフマン符号ｄが選択
されて出力される。この時、マルチプレクサ４の出力
は、ハフマン符号長が５ビット、ハフマン符号が７ビッ
トとされているので、これらのビット幅に満たないハフ
マン符号長およびハフマン符号に対しては、その上位側
に１の無効ビットを付加して出力される。次に、第２の
マルチプレクサ５の制御信号は符号選択信号が有効とな
っているので、前記ハフマン符号長ｃとハフマン符号ｄ
が選択され、ハフマン符号長ｃは加算器１２に送られ、
ハフマン符号ｄはバレルシフト回路６に送られる。

【００１７】例えば、前記ＤＣ成分として、付加ビット
長ａ＝３、付加ビットｂ＝５の場合を想定すると、前記
ハフマン符号化ＤＣテーブル２は付加ビット長ａ＝３を
アドレス（ＳＳＳＳ）としてアクセスされ、図３に示さ
れているように、「３」および「１００」を、それぞれ
ハフマン符号長ｃ、ハフマン符号ｄとして出力する。こ
のハフマン符号長「３」は第１のマルチプレクサ４で５
ビットのデータ「０００１１」にされ、マルチプレクサ
５を経て加算器１２に送られる。一方、ハフマン符号
「１００」はマルチプレクサ４で上位４ビットに無効ビ
ット１を付加された７ビットのデータ「１１１１１０
０」にされ、第２のマルチプレクサ５を経て、バレルシ
フト回路６に送られる。

【００１８】バレルシフト回路６には付加ビットｂも、
１１ビット幅のデータとして入力してくる。該付加ビッ
トｂ＝５の時には、「１０１１１１１１１１１」のよう
に、有効ビット「１０１」が左詰めにされて入力してく
る。そこで、バレルシフト回路６の入力側で前記ハフマ
ン符号ｄと付加ビットｂが結合されて、バレルシフト回
路６に入力する。バレルシフト回路６におけるデータ構
造は、図５のｈに示すように、ハフマン符号（ＨＣ）が
第４０ビットから４６ビットの間に入り、付加ビット
（ＡＰ）が第４７ビットから第５７ビットに入るように
なっている。これら以外のビットは全て無効ビットの
「１」である。このように、６４ビット中の注目ビット
を、［ ］で囲み、前記の場合には、ＣＤ［４０：５
７］と表すことにする。以下においても、［ ］で囲ま
れた数字は、同様のことを意味するものとする。前記の
例の場合には、該ＣＤ［４０：５７］の具体的なデータ
は、図５(a) のデータｇのようになる。

【００１９】次に、前記加算器１２に入力したハフマン
符号長ｃはレジスタ１１に格納されているデータと該加
算器１２で加算され、マルチプレクサ１０にて選択され
て減算器１５に入る。減算器１５はこの入力データを固
定値である“４７”から減算し、バレルシフト回路６の
シフト量とする。

【００２０】前記した実例の場合には、加算器１２に入
力したハフマン符号長ｃは「３」であり、初期化直後の
レジスタ１１の出力値は０であるので、バレルシフト回
路６のシフト量は４４ビット（＝４７−３）となり、バ
レルシフト回路６の出力データは、図５(b) のようにな
る。すなわち、ハフマン符号と、付加ビットが、左詰め
されることになる。

【００２１】次に、該バレルシフト回路６のＭＳＢ側３
２ビット（ＢＤ［０：３２］）は論理積回路９に送られ
て、初期化によって３２ビットの全てが１にされている
レジスタ８出力と論理演算される。そして、マルチプレ
クサ７の一方の端子に入力される。一方、バレルシフト
回路６のＬＳＢ側３２ビット（ＢＤ［３２：６３］）は
直接マルチプレクサ７の他方の端子に入力される。

【００２２】マルチプレクサ７は最初は論理積回路９の
出力を選択しているので、バレルシフト回路６のＭＳＢ
側３２ビットとレジスタ８のオール１の３２ビットとが
論理積演算され、レジスタ８に格納される。前記した実
例では、図５(b) に示されている「１００１０１１…
１」の３２ビットのデータがレジスタ８に記憶されるこ
とになる。この時、レジスタ１１には、マルチプレクサ
１０の出力である「３」と前記付加ビット長ａ（＝３）
が加算器１４で加算された値の「６」が記憶される。

【００２３】次に、ＡＣ成分が符号化される場合には、
該符号化装置に、付加ビット長ａとランレングスｊと付
加ビットｂが送られてくる。ハフマン符号化ＡＣテーブ
ル３は、該付加ビット長ａとランレングスｊをアドレス
としてアクセスされ、５ビットのハフマン符号長ｃと７
ビットのハフマン符号ｄを出力する。

【００２４】いま、前記ＤＣ成分に引き続き、例えば付
加ビット長ａ＝１０、ランレングスｊ＝０が入力してき
たとすると、該ハフマン符号化ＡＣテーブル３からは、
図４のアドレス０／Ａのハフマン符号長ｅ「１６」とハ
フマン符号ｆ「０００００１１」が出力される。また、
付加ビットｂ＝９の場合を想定すると、前記と同様の動
作によりバレルシフト回路６のデータ構造は、図６(a)
のｋのようになる。一方、バレルシフト回路６のシフト
量は、加算器１２でハフマン符号長ｅ「１６」とレジス
タ１１の値「６」とを加算したものを、減算器１５で固
定値「４７」から減じたものとなり、２５（＝４７−
（６＋１６））となる。そこで、バレルシフト回路６は
前記データｋを左方向に２５ビット分シフトし、同図
(b) のｍに示されているような第１５ビット目からハフ
マン符号が始まるデータとなる。なお、このハフマン符
号の符号長は「１６」であるので、該１５ビット目より
上位の１０ビットの「１」が省略されているまたは隠れ
ていることになる。

【００２５】次にこのデータｍは前記バレルシフト回路
６から論理積回路９で前記レジスタ８に記憶されていた
前記データｉと論理積演算される。これにより、パッキ
ングされた符号データｎ（図６(c) 参照）が生成され、
マルチプレクサ７を経てレジスタ８に記憶される。この
パッキングにより、前記ハフマン符号ｆの省略または隠
れていた上位１０ビットの「１」が有効ビットとして、
顕在化する。

【００２６】以上の動作が繰返されると、その度に、パ
ッキング処理が行われ、レジスタ８にはパッキングされ
た符号データが増大する。また、レジスタ１１には、そ
の度に、該パッキングされた符号データの有効データ長
が加算されてラッチされることになる。

【００２７】以上の動作の結果、論理積回路９で論理積
演算されたパッキング符号が全て有効になると、前記加
算器１４の加算値が例えば「３１」を越えると、該加算
器１４からキャリーが発生する。そうすると、該キャリ
ーがイネーブル信号ｑとなり、論理積回路９から出力さ
れているパッキング信号が有効な符号化信号として、図
示されていない後段の回路に取込まれる、または伝送さ
れることになる。また、マルチプレクサ７は該イネーブ
ル信号ｑが出た時にバレルシフト回路６の下位３２ビッ
トのデータ（ＢＤ［３２：６３］）を取込みレジスタ８
に格納する。次のタイミングでは、マルチプレクサ７は
論理積回路９の出力側に再度切替わり、（ＢＤ［０：３
１］）とレジスタ８のデータとの論理積値を選択するよ
うになり、前記と同じ動作が繰返される。

【００２８】したがって、本実施形態によれば、継続的
にパッキング処理が行われ、パッキング符号が全て（３
２ビット）有効になると、前記加算器１４からキャリー
が発生され、パッキング信号が有効な符号化データとし
て出力されることになる。

【００２９】以上のようにして符号化が続けられると、
必要に応じて符号化途中に、ＤＣ成分をリセットして差
分を取るＲＳＴｍマーカ（ｍ＝０〜７）が挿入された
り、符号化終了時に符号化の終了を示すＥＯＩが挿入さ
れたりする。次に、この動作を説明する。

【００３０】良く知られているように、ＲＳＴｍマーカ
やＥＯＩは、前記パッキングされた符号データのバイト
境界に挿入されなければならない。しかしながら、該パ
ッキングされた符号データがバイト境界で終了しない場
合がある。例えば、図７(a)に示されているように、パ
ッキングされた符号データ（斜線で表示）が、ＭＳＢか
ら数えて、７、１５、２３または３１ビット目のバイト
境界で終了せずに、該バイト境界の間の１７ビット目で
終了したとすると、同図(b) に示されているように、該
１７ビット目から次のバイト境界（２３ビット目）まで
「１」がパディングされなければならない。本実施形態
では、このパディングを加算器１３と論理和回路１６を
用いることにより、簡単に行うことができる。

【００３１】いま、図７(a) のように、パッキングされ
た符号データがバイト境界で終了していないと判断され
ると、バイトアライメント制御信号ｐが有効となって、
マルチプレクサ１０は加算器１３側を選択する。また、
前記のようにパッキングされた符号データが例えば第１
７ビット目で終了したとすると、レジスタ１１の値は
「１７」、２進数で「１０００１」となっている。すな
わち、前記パッキングされた符号データがバイト境界で
終了していなければ、レジスタ１１の値の下位３けたの
内の少くとも一つは「１」を含むことになる。

【００３２】そこで、加算器１３にはレジスタ１１の出
力の上位２ビット（ＣＶ［４：３］）が入力し、論理和
回路１６には下位の３ビット（ＣＶ［２：０］）が入力
し、該加算器１３は該上位２ビットと論理和回路１６の
出力とを加算し、上位２ビット（ＣＶ［４：３］）のデ
ータとしてマルチプレクサ１０に入力する。なお、該マ
ルチプレクサ１０は下位３ビットとして固定値「００
０」を選択するようにしている。したがって、前記のレ
ジスタ１１の値が「１７」の例では、マルチプレクサ１
０に入力する値は、「１１０００」となり、第１７ビッ
ト目の次のバイト境界である第２３ビット目を示すこと
になる。

【００３３】この処理が終ると、前記バイトアライメン
ト制御信号ｐは無効となり、マルチプレクサ１０は加算
器１２の出力を選択する。また、ＲＳＴｍマーカやＥＯ
Ｉを挿入するために、マーカ選択信号が有効となって、
前記マルチプレクサ５は、固定の「１６」の符号長とマ
ーカテーブル１を選択する。該符号長「１６」は前記と
同様に、加算器１２にてレジスタ１１の値と加算され、
マルチプレクサ１０を通って減算器１５に送られる。減
算器１５は、前記と同様に固定値「４７」から該加算値
を減算し、バレルシフト回路６のシフト量となる。

【００３４】明らかなように、レジスタ１１の値はバイ
ト境界を示しているので、前記パッキングされた符号デ
ータがバイト境界で終了していなくても、ＲＳＴｍマー
カやＥＯＩはバイト境界に挿入されることになる。ま
た、本実施形態では、前記したように、無効ビットとし
て「１」を使用するようにしているので、単に前記加算
器１３、論理和回路１６などを用いた演算により、レジ
スタ１１の値を書替えるだけで、パディング処理が行わ
れることになる。

【００３５】なお、前記した実施形態は、本発明の一実
施形態に過ぎず、種々の設計変更が可能であるが、これ
らは本発明の範囲に入ることは勿論である。

【００３６】

【発明の効果】以上の説明から明らかなように、この発
明によれば、論理的処理により、パッキング処理を行う
ようにしたので、バレルシフト回路が一つで済むように
なり、従来の符号化装置に比べて回路規模を小さくでき
るようになる。また、無効領域を論理１で埋めるように
したので、可変長符号テーブルを最大符号長未満のデー
タ幅で構成できるようになり、この点からも符号化装置
の回路規模を小さくできるようになる。また、有効符号
量をバイト境界に変更するだけで、パディング処理を行
えるので、従来の符号化装置のように、新たな回路を設
ける必要がなくなる。

【図面の簡単な説明】

【図１】 本発明の一実施形態の構成を示すブロック図
である。

【図２】 本発明に使用するマーカテーブルの具体例を
示す図である。

【図３】 本発明に使用するＤＣハフマンテーブルの具
体例を示す図である。

【図４】 本発明に使用するＡＣハフマンテーブルの具
体例を示す図である。

【図５】 バレルシフトの説明図である。

【図６】 パッキング処理の説明図である。

【図７】 パディング処理の説明図である。

【図８】 従来装置の構成を示すブロック図である。

【図９】 ＡＣハフマン符号を示す図である。

【図１０】 従来技術で使用されたＡＣハフマン符号を
示す図である。

【符号の説明】

１…マーカテーブル、２…ハフマン符号化ＤＣテーブ
ル、３…ハフマン符号化ＡＣテーブル、４，５，７，１
０…マルチプレクサ、６…バレルシフト回路、８、１１
…レジスタ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力データを可変長符号化し、一定のデ
   ータ幅にパッキングして出力する映像符号化装置におい
   て、 入力データをアドレスとして対応する可変長符号とその
   符号長を出力する可変長符号テーブルと、 該可変長符号テーブルから出力された符号長と既にパッ
   キングされている符号量とからシフト量を求めるシフト
   制御回路と、 該シフト制御回路で求められたシフト量によって前記可
   変長符号をシフトするバレルシフト回路と、 該バレルシフト回路でシフトされた符号とデータ幅に満
   たない既にパッキングされた符号とを論理積処理するゲ
   ート回路と、 前記既にパッキングされたデータ幅に満たない符号を蓄
   えるレジスタと、 前記ゲート回路で論理積処理された出力と、前記バレル
   シフト回路でシフトされた該論理積処理されない符号の
   一方を選択し、前記レジスタの入力とするマルチプレク
   サとを具備したことを特徴とする映像符号化装置。
2. 【請求項２】 請求項１に記載の映像符号化装置におい
   て、 前記可変長符号テーブルに、発生する最大符号長より小
   さいデータ幅の符号を格納するようにしたことを特徴と
   する映像符号化装置。
3. 【請求項３】 請求項１または２に記載の映像符号化装
   置において、 前記可変長符号テーブルに、各符号の符号長と、該符号
   長で表されるデータ幅より短い共通のデータ幅の符号を
   格納し、該符号の無効ビットおよび省略された有効ビッ
   トを全て論理１としたことを特徴とする映像符号化装
   置。
4. 【請求項４】 請求項１に記載の映像符号化装置におい
   て、 前記バレルシフト回路は、無効領域を全て論理１で埋め
   て出力するようにしたことを特徴とする映像符号化装
   置。
5. 【請求項５】 請求項１ないし４のいずれかに記載の映
   像符号化装置において、 マーカ長より小さい幅で構成されたマーカテーブルと、 前記可変長符号と、マーカ可変長符号量とマーカ長とを
   選択するマルチプレクサをさらに具備したことを特徴と
   する映像符号化装置。
6. 【請求項６】 請求項１ないし５のいずれかに記載の映
   像符号化装置において、 前記レジスタに蓄えられた符号の有効データ幅を保持す
   る手段をさらに具備したことを特徴とする映像符号化装
   置。
7. 【請求項７】 請求項６に記載の映像符号化装置におい
   て、 前記有効データ幅がバイト境界となるように、該有効デ
   ータ幅を補正する手段を具備し、 該補正によりパディング処理をするようにしたことを特
   徴とする映像符号化装置。