JP3095558B2 - 可変長符号化データの復号化回路装置及び復号化方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばＪＰＥＧに準拠
したハフマン符号を用いて圧縮したデータを復号化する
場合に使用される可変長符号化データの復号化回路装置
及び復号化方法に関する。

【０００２】

【従来の技術】少ないビット数で能率よくデジタル信号
の伝送又は記録を行なうために、出現確率の高いデータ
を表す符号列は短く、出現確率の低いデータを表す符号
列は長く設定し、全体として平均符号長が最小となるよ
うに設定する符号化方式が可変長符号化方式又は不等長
符号化方式として知られている。その代表的なものにハ
フマン符号がある。

【０００３】このようなハフマン符号を使用した自然画
符号化方式におけるベースラインシステムの処理手順は
以下のようなものである。例えば１ブロックが８×８画
素からなる入力画像データは、離散コサイン変換され、
変換後のデータは量子化され、量子化された値はハフマ
ン符号化が行なわれ圧縮データを得る。このように得ら
れた圧縮データは、ハフマン復号化、逆量子化、逆離散
コサイン変換が行われ復号化が行われる。

【０００４】このようなハフマン符号を利用した自然画
符号化方式における問題点として、上記圧縮データのデ
ータ量が膨大であるので圧縮データの復号化を行う場
合、上記圧縮データから復号化データを得るために使用
するメモリの容量が大きくなる点と、上述のようにデー
タ量が多いことより処理速度が遅い点とがある。尚、ハ
フマン復号化動作の速度は、復号化用のメモリテーブ
ル、バレルシフタ、加算器、デコーダ等のハードウエア
部分の動作速度で決定される。この中で特に動作速度の
高速化を妨げるものは復号化メモリテーブルのアクセス
タイムである。

【０００５】そこで本出願人は、特開平４−１３３５２
２号公報にて開示するように、ハフマン符号の最大符号
長の前半と後半のビットで、復号化データを得るための
メモリテーブルを分割し、各メモリにデータを分散して
記憶することで、一つのメモリテーブルが処理するデー
タ量を減らすように工夫し、又、上記圧縮データを並列
複数ビット単位で処理可能なように構成することで上記
問題点を解決する可変長符号の復号化回路を提案してい
る。

【０００６】本発明は上述した問題点を解決するために
なされたもので、上記公報に開示される可変長符号の復
号化回路よりもさらにメモリテーブル容量を少なくする
ことができるとともに、例えばハフマン復号化の高速動
作が可能である可変長符号化データの復号化回路装置及
び復号化方法を提供することを目的とする。

【０００７】

【課題を解決するための手段とその作用】本発明は、可
変長符号化データと可変長データとから構成される圧縮
データである入力符号列データを復号化する可変長符号
化データの復号化回路装置において、上記可変長符号化
データが供給され、該可変長符号化データの最上位ビッ
トから最下位ビットに向かい最上位ビットにおける値と
同じ値が連続する数に従い選択信号を発生する選択信号
発生手段と、複数の変換手段を有し、それぞれの上記変
換手段には上記可変長符号化データが複数範囲に区分さ
れた各範囲におけるデータ列がそれぞれ一義的に供給さ
れる一方、上記選択信号が上記変換手段のいずれかに供
給され該当する変換手段が復号動作状態となり、供給さ
れた上記データ列に基づき上記可変長符号化データの復
号データの一部のデータ、上記可変長データのビット数
データ、及び符号長データと上記可変長データのビット
数データとの加算データを少なくとも送出する変換手段
と、を備えたことを特徴とする。

【０００８】又、上記変換手段は、ＤＣ成分処理用とし
て一つの変換手段、ＡＣ成分処理用として第１ないし第
３変換手段の３つの変換手段を備えることができる。

【０００９】又、上記第１変換手段には１６ビットの上
記可変長符号化データにおける最上位ビットである第１
５ビットから第１０ビットまでのデータ列が供給され、
上記第２変換手段には上記可変長符号化データにおける
第１１ビットから第４ビットまでのデータ列が供給さ
れ、上記第３変換手段には上記可変長符号化データにお
ける第６ビットから最下位ビットである第０ビットまで
のデータ列が供給されるようにすることができる。

【００１０】又、少なくとも上記第１変換手段は論理回
路にて構成され、残りの変換手段はＲＯＭモジュール構
成とすることができる。

【００１１】又、上記選択信号発生手段が上記第１変換
手段を選択したとき、上記変換手段が送出する出力デー
タを格納する格納手段へ上記出力データの格納タイミン
グを上記選択信号発生手段が上記第１変換手段以外の変
換手段を選択したときに比べ時間的に短い周期にて行う
制御信号を送出する制御手段を備えるようにしてもよ
い。

【００１２】このように構成することで選択信号発生手
段は、復号化を行う入力符号列データにおける最上位ビ
ットから例えば「１」の値が連続する数に従い選択信号を
発生する。一方、上記入力符号列データは可変長符号化
データを含み、可変長符号化データが例えばハフマン符
号化データであり、上述したＪＰＥＧに準拠するような
場合、出現確率の低いデータでは上記最上位ビットから
多量の「１」の値が並び、逆に出現確率の高いデータでは
上記最上位ビットからほとんど「１」の値は並ばない。
又、出現確率の高いデータにおいては、上記入力符号列
データの全部のビットについて復号化を行わなくとも、
上記入力符号列データの上位側の例えば６ビットのデー
タ列のみを復号化に使用しても得られる復号化データに
は実質上支障ないことが出願人の経験等から明らかにな
っている。したがって、上記出現確率の低いデータの復
号化の場合には上位側から連続して並んでいる「１」の部
分を除いた残りのデータ部分にて復号化を行えば良く、
又、上記出現確率の高いデータの復号化の場合には上述
したように例えば６ビット分のデータのみを復号化に使
用すれば良い。

【００１３】そこで、変換手段として、例えば１６ビッ
トの上記可変長符号化データにおける最上位ビットであ
る第１５ビットから第１０ビットまでのデータ列が供給
される第１変換手段と、上記可変長符号化データにおけ
る第１１ビットから第４ビットまでのデータ列が供給さ
れる第２変換手段と、上記可変長符号化データにおける
第６ビットから最下位ビットである第０ビットまでのデ
ータ列が供給される第３変換手段とを備え、上述したよ
うに選択信号発生手段にて可変長符号化データの最上位
ビットから例えば「１」が並ぶ数に従い適切な上記第１な
いし第３変換手段のいずれかを選択するような構成にす
ることで、変換手段は例えば３つで良く、各変換手段に
は上記可変長符号化データの一部分が供給されるので上
記変換手段に備わる復号用の例えばメモリ容量が減少す
る。このように選択信号発生手段及び変換手段はメモリ
容量を低減するように作用する。

【００１４】又、最も出現確率の高い場合に対応する可
変長符号化データを復号化する上記第１変換手段をメモ
リテーブル構成ではなく例えば論理回路にて構成するこ
とで、復号化処理速度を向上させることができ、さらに
第１変換手段が選択されたときには第１変換手段の出力
データを格納する格納手段のデータ格納タイミングを高
速化するように制御手段から制御信号を送出することで
復号処理を高速に行うことができる。このように第１変
換手段を論理回路にて構成すること、及び制御手段は復
号化の高速処理に作用する。

【００１５】さらに又、本発明は、上記変換手段が送出
する、上記可変長データのビット数データ、及び符号長
データと上記可変長データのビット数データとの加算デ
ータが供給され、上記加算データから上記可変長データ
のビット数データを減算する減算手段を備えてもよい。

【００１６】上述したように変換手段は、可変長符号化
データの復号データの一部のデータ、可変長データのビ
ット数データ、及び符号長データと上記可変長データの
ビット数データとの加算データを少なくとも送出する。
したがって、上記加算データから上記可変長データのビ
ット数データを減算する減算手段は、変換手段において
符号長データを記憶しておく必要性をなくし、その分の
記憶容量の削減を図るように作用する。

【００１７】

【実施例】本発明の可変長符号化データの復号化回路装
置の一実施例にて復号化される圧縮データは、例えばＪ
ＰＥＧに準拠したハフマン符号にて圧縮されたものであ
り、該圧縮データは最大１６ビット長の可変長符号化デ
ータであるハフマン符号化データと、これに付加される
最大１１ビット長の可変長データである付加ビットデー
タとの組み合わせからなるものである。又、ここで使用
されるハフマン符号は、発生頻度により、頻度が高いも
のには最短２ビットの短い符号を割り当て、上記頻度の
低いものには長い符号を割り当てるものである。したが
って短い符号は符号の数も少ない。又、ハフマン符号
は、符号の長さと先頭ビットから１のビットの連続性が
比例する。

【００１８】以上のことを前提とし、ハフマン復号化回
路装置の一実施例を図１を参照し以下に説明する。後述
するコントロール回路９からラッチイネーブル信号が供
給されることで供給されるクロック信号に同期して、そ
れぞれ３２ビットからなる上述した圧縮データを格納す
るレジスタ１の出力側は、該レジスタ１と同様の動作を
行うレジスタ２に接続されるとともに、入力が６４ビッ
トの最大３２ビットをシフトすることができるバレルシ
フタ３に接続され、又、レジスタ２の出力側もバレルシ
フタ３に接続される。このようにレジスタ１，２によっ
て３２ビットずつ連続する２ワードの圧縮データが格納
される。

【００１９】バレルシフタ３は、レジスタ２に格納され
た第１の圧縮データが供給されるデータ入力端子と、レ
ジスタ１に格納された第２の圧縮データが供給される拡
張入力端子と、後述するデコーダ６からシフトビット数
データが供給される制御端子と、シフトしたデータをパ
ラレルに２７ビットのデータとして送出するデータ出力
端子とを備え、データ入力端子に供給される圧縮データ
を上記シフトビット数データにより指定されるビット数
分符号列の先頭方向にシフトし、空いたビット位置に拡
張入力端子へ供給されるデータを補い、データ出力端子
から２７ビットのデータとして送出する。

【００２０】バレルシフタ３の出力側は、バレルシフタ
３が送出するハフマン符号化データをデコードするデコ
ードブロック８に接続され、又、デコーダ７、レジスタ
１０に接続される。尚、バレルシフタ３から送出される
ハフマン符号化データは３２ビットであるがデコードブ
ロック８及びデコーダ７には上記３２ビットの先頭から
１６ビット分が供給される。

【００２１】デコーダブロック８の構成を図３を参照し
説明する。デコーダブロック８は、デコーダ８０１、メ
モリテーブル８０２、メモリテーブル８０３、デコーダ
８０４、減算器８０５、３ステートバッファ８０６等か
ら構成される。

【００２２】デコーダ８０１は、バレルシフタ３から供
給されるハフマン符号化データの上位側１６ビットの
内、本実施例では上位側の例えば６ビット分のデータ、
即ち図４に示すように第１５ビットから第１０ビットま
でのデータが供給され該データを復号し、供給されたデ
ータに基づき、符号長データである５ビットのハフマン
符号長のデータ、可変長符号化データの復号データの一
部である、４ビットのランレングスのデータ、可変長デ
ータのビット数データである４ビットの可変長データ長
のデータ、上記ハフマン符号長のデータと上記可変長デ
ータ長のデータとを加算した、５ビットの加算データ、
1ビットのＥＯＢ（End of Block）データを送出する。

【００２３】尚、本実施例では、可変長符号化データと
して例えばハフマン符号化データを、可変長データとし
て例えばハフマン符号長のデータを、可変長符号化デー
タの復号データの一部として例えばランレングスのデー
タを、可変長データのビット数データとして例えば可変
長データ長のデータをそれぞれ例にとるが、本実施例の
復号化回路装置はこれらに限られるものではない。

【００２４】又、このデコーダ８０１は、本実施例では
メモリテーブルではなく論理回路にて構成され、又、デ
コーダ７が送出する第１選択信号にて選択された場合に
復号動作状態となる。又、デコーダ８０１の出力側はレ
ジスタ１０に接続され、デコーダ８０１は上述のように
「ハフマン符号長のデータ」、「ランレングスデータ」、
「可変長データ長のデータ」、ハフマン符号長のデータと
可変長データ長のデータとを加算した「加算データ」及
び「ＥＯＢデータ」をレジスタ１０へ送出する。

【００２５】尚、最長１６ビットのハフマン符号化デー
タの内、上位側６ビットのみをデコーダ８０１へ供給す
るようにしたのは以下の理由による。即ち、本来、ハフ
マン符号化データのすべての１６ビットを使用して復号
化を行なうのが完全な復号化の面からは最良の方法であ
るが、ハフマン符号化データの上位側のビットに「０」
が存在するハフマン符号化データ、即ち出現確率の高い
画像データの場合には、ＪＰＥＧに準拠するような本復
号化回路装置においてはハフマン符号化データの上位側
データのみにて復号化を行っても実質上支障のない復号
化が行えることが出願人の経験等から確認されている。

【００２６】このように復号化のために供給されるハフ
マン符号化データのビット数を減らすことで、上記供給
されるハフマン符号化データをアドレスとし該アドレス
に対応する復号化データを読み出す、復号化のためのメ
モリテーブルに記憶しておくデータ量を減らすことがで
き、メモリ容量を削減することができる。例えば上述し
たようにデコーダ８０１に供給されるビット数を６ビッ
トとすれば、メモリ容量は、色、輝度の各データ用にて
合計１２８バイトあれば良いことになる。又、供給され
るハフマン符号化データのビット数が減ることで処理す
べきデータ量が減少するので、復号化動作を高速化する
こともできる。

【００２７】さらに、デコーダ８０１はメモリテーブル
構成としても良いが、本実施例におけるデコーダ８０１
のように、復号化を行なう部分を例えば論理回路から構
成することで、供給されるハフマン符号化データを直接
復号化処理するため、さらに高速な復号化処理が可能と
なる。尚、デコーダ８０１の回路構成として論理回路に
限るものではく、上記論理回路に代わる回路構成とし
て、予めレジスタ等に例えばハフマン符号長データを送
出すべき比較用ハフマン符号化データを格納しておき、
供給されたハフマン符号化データと上記比較用ハフマン
符号化データとの比較を行い、一致したときには該当す
るハフマン符号長データ等の復号化データを送出するよ
うな回路構成が考えられる。

【００２８】尚、デコーダ８０１に供給するハフマン符
号化データのビット数は、上述した上位側６ビットに限
るものではなく、圧縮、拡張される対象となる画像の種
類等により適宜変更するのが好ましい。

【００２９】メモリテーブル８０２は、バレルシフタ３
から供給されるハフマン符号化データの上位側１６ビッ
トの内、図４に示すように第１１ビットから第４ビット
までの８ビットのデータが供給され該データの復号化を
行い、供給されたデータに基づき、上述したデコーダ８
０１と同様に、４ビットのランレングスのデータ、４ビ
ットの可変長データ長のデータ、ハフマン符号長と可変
長データ長とを加算した、５ビットの加算データを送出
する。又、メモリテーブル８０２は、デコーダ７が送出
する第２選択信号にて選択された場合に復号動作状態と
なる。又、メモリテーブル８０２の出力側はレジスタ１
０に接続される。

【００３０】尚、最長１６ビットのハフマン符号化デー
タの内、第１１ビットから第４ビットまでをメモリテー
ブル８０２へ供給するようにしたのは以下の理由によ
る。即ち、ハフマン符号化データの上位側に連続して
「１」が存在する部分は、言わば位取りのためのもので
あり実質上復号化には関係しない。よって、この「１」
のデータが連続する部分は省き実質的に復号化に関与す
る部分のみのデータにて復号化を行なうことで、復号化
のために供給されるハフマン符号化データのビット数を
減らし、復号化のためのメモリテーブルに記憶しておく
データ量を減らすことができメモリ容量を削減すること
ができる。例えば上述したようにメモリテーブル８０２
に供給されるビット数を８ビットとすれば、メモリ容量
は、色、輝度の各データ用にて合計５１２バイトあれば
良いことになる。又、供給されるハフマン符号化データ
のビット数が減ることで処理すべきデータ量が減少する
ので、復号化動作を高速化することもできる。

【００３１】尚、メモリテーブル８０２に供給するハフ
マン符号化データのビット数は、上述したように第１１
ビットから第４ビットまでに限るものではなく、上述し
たデコーダ８０１の場合と同様に圧縮、拡張される対象
となる画像の種類等により適宜変更するのが好ましい。

【００３２】又、メモリテーブル８０２も上述したデコ
ーダ８０１のように論理回路等の回路構成とすることも
できるが、デコーダ８０１の場合とは異なり供給される
ハフマン符号化データのビット数が多いため、回路規模
が大きくなり過ぎるので、メモリテーブル８０２、後述
するメモリテーブル８０３は本実施例における符号化回
路装置の場合にはメモリテーブル構成とするのが好まし
い。しかし、上述したようにメモリテーブル８０２に供
給するビット数は上述のものに限らないので、該ビット
数が変化した場合にはメモリテーブル８０２，８０３を
メモリテーブル構成ではなく論理回路等の回路構成とす
ることもできることは勿論である。

【００３３】メモリテーブル８０３は、バレルシフタ３
から供給されるハフマン符号化データの上位側１６ビッ
トの内、図４に示すように第６ビットから最下位ビット
の第０ビットまでの７ビットのデータが供給され該デー
タを復号し、供給されたデータに基づき、上述したデコ
ーダ８０１、メモリテーブル８０２と同様に、４ビット
のランレングスのデータ、４ビットの可変長データ長の
データ、５ビットのハフマン符号長と可変長データ長と
の加算データを送出する。又、メモリテーブル８０３
は、デコーダ７が送出する第３選択信号にて選択された
場合に復号動作状態となる。又、メモリテーブル８０３
の出力側はレジスタ１０に接続される。

【００３４】尚、メモリテーブル８０３には、最長１６
ビットのハフマン符号化データの内、第６ビットから第
０ビットまでを供給するようにしたのは、上述したメモ
リテーブル８０２における理由と同一である。又、例え
ば上述したようにメモリテーブル８０３に供給されるビ
ット数を７ビットとすれば、メモリ容量は、色、輝度の
各データ用にて合計２５６バイトあれば良いことにな
る。

【００３５】尚、メモリテーブル８０３に供給するハフ
マン符号化データのビット数は、上述したように第６ビ
ットから第０ビットまでに限るものではなく、上述した
デコーダ８０１、メモリテーブル８０２の場合と同様に
圧縮、拡張される対象となる画像の種類等により適宜変
更するのが好ましい。

【００３６】又、上述したように本実施例では図４に示
すように、デコーダ８０１とメモリテーブル８０２とは
ハフマン符号化データの第１１ビット及び第１０ビット
を重複して処理し、メモリテーブル８０２とメモリテー
ブル８０３とは第６ビットないし第４ビットを重複して
処理しているが、このように重複することなく、例えば
デコーダ８０１が第１５ビットから第１１ビットと処理
し、メモリテーブル８０２が第１０ビットから第６ビッ
トを処理し、メモリテーブル８０３が第５ビットから第
０ビットを処理するようにしても良い。

【００３７】又、本実施例ではデコーダ８０１、メモリ
テーブル８０２，８０３のそれぞれが処理するビット数
は回路構成上固定しているので実現できないが、上述し
たようにデコーダ８０１、メモリテーブル８０２，８０
３が処理するビット数は本実施例のビット数に限られる
ものではないことより、デコーダ８０１等に供給するビ
ット数を圧縮データ毎に可変とする回路を設けること
で、一つの復号化回路装置において圧縮データ毎に最も
復号化処理速度の速い回路を構成することもできる。

【００３８】又、本実施例では、１６ビットのハフマン
符号化データのＡＣ成分処理をデコーダ８０１、メモリ
テーブル８０２、メモリテーブル８０３の３つにて処理
したが、これに限るものではなく２個又は４以上のメモ
リテーブル等を用いて処理するようにしても良い。

【００３９】尚、デコーダ８０１等において個々に説明
しているように、構成部分８０１ないし８０３のすべて
をメモリテーブルにて構成した場合のブロック図を図６
に示す。図６において、図３に示すデコーダ８０１に対
応するものがメモリテーブル１８０１、メモリテーブル
８０２に対応するものがメモリテーブル１８０２、メモ
リテーブル８０３に対応するものがメモリテーブル１８
０３であり、メモリテーブル１８０１にはハフマン符号
の最上位の第１５ビットから第７ビットまでが供給さ
れ、メモリテーブル１８０２にはハフマン符号の第１１
ビットから第３ビットまでが供給され、メモリテーブル
１８０３にはハフマン符号の第７ビットから最下位の第
０ビットまでが供給される。又、このような構成におい
て、図１に示すデコーダ７は、ハフマン符号の第１５ビ
ットから第１２ビットまでの４ビットのデータがすべて
「１」でないときにメモリテーブル１８０１を選択する
ための第１選択信号を発生し、ハフマン符号の第１５ビ
ットから第１２ビットまでの４ビットのデータがすべて
「１」であるときにメモリテーブル１８０２を選択する
ための第２選択信号を発生し、ハフマン符号の第１５ビ
ットから第８ビットまでの８ビットのデータがすべて
「１」であるときにメモリテーブル１８０３を選択する
第３選択信号を発生する。

【００４０】上述したデコーダ８０１、メモリテーブル
８０２，８０３は、ともに離散コサイン変換におけるＡ
Ｃ成分に関する圧縮データ内のハフマン符号を復号化す
るものであるが、デコード回路８０４は、コントロール
回路９から供給されるＤＣ選択信号にて復号動作状態と
なり供給される１２ビットのＤＣハフマン符号をデコー
ドする回路であり、処理するデータのビット数が少ない
ので論理回路にて構成される。このようなデコード回路
８０４の出力側はレジスタ１０に接続され、デコード回
路８０４は、５ビットのハフマン符号長のデータ、４ビ
ットの可変長データ長のデータ、５ビットのハフマン符
号長と可変長データ長との加算データをレジスタ１０に
送出する。

【００４１】上述したようにデコード回路８０４は、本
実施例では論理回路にて構成しているが、これに限らず
メモリテーブルにて構成するようにしても良い。例え
ば、ＤＣ成分のハフマン符号の最上位の第１５ビットか
ら第８ビットまでが供給されるメモリテーブルと、第１
１ビットから第４ビットまでが供給されるメモリテーブ
ルとの例えば２つから構成する。そして、最上位ビット
からの例えば「１」のデータの連続性によって、例えば
第１５ビットから第１２ビットまでがすべて「１」でな
いとき第１５ビットから第８ビットまでのデータが供給
されるメモリテーブルを選択し、第１５ビットから第１
２ビットまでがすべて「１」であるとき第１１ビットか
ら第４ビットまでのデータが供給されるメモリテーブル
を選択し、復号を行うようにすることもできる。

【００４２】減算器８０５は、メモリテーブル８０２及
びメモリテーブル８０３の可変長データ長のデータの出
力端子及びハフマン符号長データと可変長データ長デー
タとの加算データの出力端子が接続され、ハフマン符号
長と可変長データ長との加算のデータから可変長データ
長を減算することでハフマン符号長のデータを求める回
路である。このような減算器８０５の出力側は、メモリ
テーブル８０２あるいはメモリテーブル８０３を選択す
るための上記第２あるいは第３選択信号にてオン状態と
なるスリーステートバッファ８０６を介してレジスタ１
０に接続される。尚、スリーステートバッファ８０６の
動作役割としては、デコーダ８０１又はメモリテーブル
８０２若しくは８０３のいずれが送出するハフマン符号
長のデータをレジスタ１０へ送出するかを選択するもの
である。

【００４３】このように減算器８０５を設けることで、
メモリテーブル８０２，８０３からハフマン符号長のデ
ータを送出する必要を無くすことで、メモリテーブル内
に記憶するデータ量の削減、出力端子の削減を図ること
ができる。尚、上記公開公報（特開平４−１３３５２２
号公報）の第５図には、変換回路からハフマン符号長の
データと可変長データ長のデータとの加算データは出力
せず、別途加算器にてハフマン符号長のデータと可変長
データ長のデータとを加算することで上記加算データを
算出するようにしたものを開示しているが、上記加算デ
ータはバレルシフタへ供給するシフト数を算出するため
に必要なデータであり、上記シフト数を得るために加算
して上記加算データを得ることは上記シフト数の算出に
時間を要し復号化処理時間にも影響を与える場合があ
る。そこで本実施例では上述したように上記加算データ
はデコーダブロック８から送出させ復号化処理時間には
影響を与えないように減算器８０５を使用したものであ
る。

【００４４】又、本実施例では、上述したようにデコー
ダブロック８から送出されるハフマン符号長のデータが
５ビットであり、可変長データ長のデータが４ビットで
あり、「ハフマン符号長＋可変長データ長」の加算デー
タが５ビットであることから、「ハフマン符号長＋可変
長データ長」の５ビットから可変長データ長の４ビット
を減算する方が「ハフマン符号長＋可変長データ長」の
５ビットからハフマン符号長の５ビットを減算するより
もメモリテーブルのビット数が１ビット減るので、減算
器８０５は「ハフマン符号長＋可変長データ長」のデー
タから可変長データ長のデータを減算したが、これに限
るものではなく、減算器は「ハフマン符号長＋可変長デ
ータ長」のデータからハフマン符号長のデータを減算す
るようにしても良い。

【００４５】デコーダ７は、バレルシフタ３から供給さ
れる１６ビット分のハフマン復号化データの内、上位側
の第１５ビットから第７ビットまでの９ビットのデータ
列において、例えば「１」のデータが先頭ビットから何
ビット連続して存在するかを判断する回路であり、具体
的な回路構成は例えば図２に示すような構成である。こ
のような回路構成により、デコーダ７の具体的な動作と
しては、上記１６ビットのハフマン符号化データの先頭
ビットから下位ビット方向へ例えば４ビット分のいずれ
かのビットに「０」のデータがある場合には、上述した
デコーダ８０１を選択すべく上記第１選択信号を送出
し、上記１６ビットのハフマン符号化データの先頭ビッ
トから下位ビット方向へ例えば５ビットすべてのビット
が「１」のデータである場合には、上述したメモリテー
ブル８０２を選択すべく上記第２選択信号を送出し、上
記１６ビットのハフマン符号化データの先頭ビットから
下位ビット方向へ例えば８ビットすべてのビットが
「１」のデータである場合には、上述したメモリテーブ
ル８０３を選択すべく上記第３選択信号を送出する。
又、デコーダ７は上記第１選択信号をデコーダ８０１に
送出するとともに後述するコントロール回路９へも送出
する。

【００４６】よって、デコーダ７と上述したデコーダ８
０１、メモリテーブル８０２，８０３とを組み合わせる
ことにより、圧縮データの状態、即ち先頭ビットから何
ビット分「１」のデータが並んでいるか、換言すれば出
現確率の高い画像か否かによって復号化に最適なデコー
ダを選択することができるので、メモリテーブル８０２
等が処理すべきビット数を限定でき、デコーダ８０１を
メモリテーブル構成としたときにはデコーダ８０１をも
含め、メモリテーブル８０２，８０３におけるメモリ容
量を減少することができる。

【００４７】デコーダブロック８の出力側は、デコード
されたデータをラッチするレジスタ１０、及びバレルシ
フタ３へのシフト数データを累積加算する加算器４に接
続される。レジスタ１０の出力側は、ハフマン復号化デ
ータから可変長データ長のみを抽出する抽出回路１１に
接続される。

【００４８】レジスタ１０は、コントロール回路９から
ラッチイネーブル信号が供給されている期間に供給され
るクロック信号に同期してデコーダブロック８から供給
される、上述したハフマン符号長等のデータを格納す
る。

【００４９】尚、デコーダ７から第１選択信号が送出さ
れデコーダ８０１が選択された場合には、上述したよう
に本実施例ではデコーダ８０１を論理回路構成としてい
るので、デコーダ８０１の復号化処理はメモリテーブル
８０２等における処理に比べ処理速度が速いことから、
コントロール回路９は、デコーダ７から第１選択信号が
供給されたときには上記ラッチイネーブル信号の送出周
期の短い上記ラッチイネーブル信号をレジスタ１０へ送
出する。よってレジスタ１０は、デコーダ８０１がデー
タを送出するときには他の場合に比べデータ格納タイミ
ングが速められてデータを格納するので、本復号化回路
装置全体における復号化処理動作をより高速化する。

【００５０】したがって、デコーダ８０１にて処理可能
なような、ハフマン符号化データの最上位ビットから６
ビットまでの復号化にて処理ができるようなデータが圧
縮データの大部分を占めているような場合には、長い符
号の復号化に時間を要したとしても全体としてみれば高
速に復号化を行うことができる。ハフマン符号は、上述
したように出現確率の高い情報ほど短い符号が割り当て
られているため、本ハフマン復号化回路装置では全体的
に高速にハフマン復号化を行うことができる。尚、出願
人の経験では、上記６ビットまでの復号化で足りるよう
な圧縮データは、ＪＰＥＧを適用して処理するような画
像データの約８割を占める。したがって本実施例のよう
な回路構成をとることで復号化処理を高速化することが
できることは明らかである。

【００５１】加算器４は、上述した特開昭４−１３３５
２２号公報に開示される「累算回路７」に同様のもので
あり、デコーダブロック８が送出するハフマン符号長と
可変長データ長との和のビット長を前回のものと加算し
て次に処理する復号化データの先頭位置までのシフト値
を算出する５ビットの加算器である。加算器４の出力側
は、コントロール回路９が送出するラッチイネーブル信
号にて加算器４の出力データをクロック信号に同期して
ラッチするレジスタ５に接続される。尚、レジスタ５に
はリセット信号が供給されることで格納値がリセットさ
れる。レジスタ５の出力側は、レジスタ５の出力データ
をデコードしてバレルシフタ３のシフトコントロールを
行うデコーダ６に接続され、バレルシフタ３は加算器４
にて加算された値に応じて圧縮データをシフトする。

【００５２】このように構成されるハフマン復号化回路
装置の動作を以下に説明する。当該ハフマン復号化回路
装置の外部からリセット信号がコントロール回路９に供
給されることで、コントロール回路９はリセットされ、
それによってコントロール回路９が送出するイネーブル
信号にてレジスタ１、レジスタ２、レジスタ５及びレジ
スタ１０はそれぞれ０にクリアされる。また、このとき
バレルシフタ３のシフト値は０である。又、コントロー
ル回路９からデコーダ８０４及びデコーダ７へ送出され
るＤＣ選択信号はアクティブになっている。

【００５３】コントロール回路９が送出する制御信号に
よりレジスタ１,２は３２ビットからなる圧縮データを
それぞれラッチし、バレルシフタ３へラッチしたデータ
を送出する。バレルシフタ３は、図５のステップ１，２
に示すように、シフトデータの先頭ビットから１６ビッ
ト分のデータをデコーダ７及びデコーダブロック８へ送
出する。上述のようにＤＣ選択信号はアクティブである
のでデコーダ７は信号を送出しない。よってＡＣ成分の
処理が行われるので、デコーダブロック８に備わるデコ
ーダ８０１、メモリブロック８０２、メモリブロック８
０３は復号動作状態にある。

【００５４】バレルシフタ３が送出するハフマン符号化
データの上位側１６ビットのデータにおいて、今、例え
ば先頭の第１５ビットから第１２ビットの４ビットの
内、いずれかのビットに「０」が存在したとすると、デ
コーダ７の論理回路による論理動作によりデコーダ７は
第１選択信号を送出する。よってデコーダ８０１が選択
されデコーダ８０１が復号動作状態となる。この動作は
図５に示すステップ３，４に該当する。

【００５５】デコーダ８０４は、供給されるハフマン符
号化データのＤＣ成分をデコーダ８０４を構成する論理
回路にてデコードする。この動作は図５に示すステップ
５に該当する。上記デコードは、上述したように、論理
回路にてデコードするのでデコードを高速に行うことが
できる。デコードされたデータの内、「ハフマン符号長
＋可変長データ長」の加算データは加算器４に供給さ
れ、加算器４は、レジスタ５が送出する、前の「ハフマ
ン符号長＋可変長データ長」の加算データと今回の加算
データとを累積加算し、加算値を上記レジスタ５に格納
する。

【００５６】コントロール回路９は、デコーダ８０１か
ら送出される復号化データをラッチするためのラッチイ
ネーブル信号をレジスタ５及びレジスタ１０へ送出し、
レジスタ５及びレジスタ１０は上記デコードデータをラ
ッチする。コントロール回路９は、上述したように、デ
コーダ７が第１選択信号を送出することによりラッチイ
ネーブル信号の出力時間間隔のコントロールを行ってい
る。コントロール回路９からラッチイネーブル信号が送
出されるとレジスタ５には加算器４の累積加算結果デー
タがラッチされる。

【００５７】そしてその加算結果分だけ入力データであ
る上記圧縮データをバレルシフタ３にてビットシフトし
た後、次のハフマン復号化処理を行う。ＤＣ選択信号
は、ＤＣ符号をデコードした後直ぐに非アクティブとな
り、ＥＯＢ符号が出現するまでＡＣ成分の復号化処理が
続けられる。

【００５８】加算器４における累積加算結果が３２ビッ
トシフト以上になった場合には、加算器４は例えばキャ
リー信号をコントロール回路９へ送出する。上記キャリ
ー信号が供給されることでコントロール回路９は、レジ
スタ１,２へラッチイネーブル信号を送出し、これによ
りレジスタ１，２は新たな３２ビットの圧縮データを格
納し、本復号化回路装置は復号化を再開する。

【００５９】以上の説明では、デコーダ７から第１選択
信号が送出されるような場合について説明したが、デコ
ーダ７から第２選択信号又は第３選択信号が送出される
場合においても復号化データを発生する部分がデコーダ
８０１からメモリテーブル８０２又はメモリテーブル８
０３に変化するのみであり基本的な復号化動作に変わり
はない。よってこれらの場合の復号化動作についての説
明は省略する。

【００６０】尚、メモリテーブル８０２，８０３から復
号化データが送出される場合には、コントロール回路９
からのラッチイネーブル信号の送出タイミングはデコー
ダ８０１の場合に比べ遅いタイミングにて送出される。
よって復号化動作速度もデコーダ８０１が使用され復号
化される場合に比べると遅くなる。

【００６１】以上説明したように本復号化回路装置によ
れば、バレルシフタ３が送出するハフマン符号化データ
の上位側１６ビットのすべてを復号化処理するのではな
く、上記ハフマン符号化データの上位側より例えば
「０」のデータが存在するビット位置にて復号化を行な
うハフマン符号化データの範囲を限定したことにより復
号化処理を行なうビット数を削減することで復号化処理
を行なうためのメモリテーブルのメモリ容量を上述した
公報に開示される復号化回路に比べさらに減少させるこ
とができる。

【００６２】又、出現確率の高い画像データの圧縮デー
タの復号化に利用するビット数を支障のない範囲まで少
なく設定し、この復号化処理を行なうデコーダ８０１を
例えば論理回路にて構成することで、出現確率の高い圧
縮データの復号化を高速に行なえるようにし、全体の復
号化処理に要する処理時間を短縮することができる。

【００６３】又、例えばメモリテーブル８０２，８０３
が送出する、ハフマン符号長のデータと可変長データ長
のデータとの加算データから可変長データ長のデータを
減算する減算器８０５を備えることで、メモリテーブル
８０２，８０３からハフマン符号長のデータの送出の必
要性を無くし該ハフマン符号長のデータを記憶しておく
メモリ容量の削減を図ることができ、又、ハフマン符号
長のデータの読み出しに要する時間を無くすことがで
き、より高速な復号化を実現することができる。

【００６４】

【発明の効果】以上詳述したように本発明によれば、可
変長符号化データが複数に区分された各範囲におけるデ
ータ列がそれぞれ一義的に供給される複数の変換手段を
有し、選択信号発生手段が送出する選択信号にてこれら
の変換手段のいずれかを選択するようにしたことで、上
記変換手段のそれぞれは可変長符号化データのすべての
ビットを対象とするのでなくその一部のビットを対象と
して復号化を行えば良いので、復号化に使用するメモリ
の容量を減少することができ、又、各変換手段において
復号化処理するデータ量が減少することより高速な復号
化処理を行なうことができる。

【００６５】さらに本発明によれば、上記変換手段を例
えば第１ないし第３変換手段の３つとし、可変長符号化
データの例えば第１５ビットから第１０ビットまでを処
理すれば出現確率の高い画像データをほとんど網羅する
ことから、第１変換手段にはこの第１５ビットから第１
０ビットを供給し、かつ該第１変換手段を例えば論理回
路で構成することで、出現確率の高い、そして数の多い
圧縮画像データの復号化を高速に処理し、全復号化処理
に要する時間を短縮することができる。

【００６６】さらに本発明によれば、変換手段が送出す
る、符号長データと可変長データのビット数データとの
加算データから可変長データのビット数データを減算す
る減算手段を備えることで、変換手段から符号長データ
の送出の必要性を無くし該符号長データ用のメモリ容量
の削減を図ることができ、又、符号長データの読み出し
に要する時間を無くすことができ、より高速な復号化を
実現することができる。

【図面の簡単な説明】

【図１】 本発明の可変長符号化データの復号化回路装
置の一実施例における構成を示すブロック図である。

【図２】 図１に示すデコーダ７の回路構成の一例を示
す論理回路図である。

【図３】 図１に示すデコードブロックの構成の一例を
示すブロック図である。

【図４】 復号化すべきデータについて図３に示すデコ
ーダ８０１、メモリテーブル７，８が処理するビットの
範囲を示す図である。

【図５】 本発明の可変長符号化データの復号化方法の
手順を示すフローチャートである。

【図６】 図１に示すデコードブロックの構成の他の例
を示すブロック図である。

【符号の説明】

１、２…レジスタ、３…バレルシフタ、４…加算器、７
…デコーダ、８…デコーダブロック、９…コントロール
回路、１０…レジスタ、１１…付加ビット抽出回路、８
０１…デコーダ、８０２、８０３…メモリテーブル、８
０４…デコーダ、８０５…減算器、８０６…スリーステ
ートバッファ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−265329（ＪＰ，Ａ) 特開 平２−266615（ＪＰ，Ａ) 特開 平３−265277（ＪＰ，Ａ) 特開 平４−133522（ＪＰ，Ａ) 特開 平４−192744（ＪＰ，Ａ) 特開 平４−215321（ＪＰ，Ａ) 特開 平３−145223（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 7/42

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 可変長符号化データと可変長データとか
   ら構成される圧縮データである入力符号列データを復号
   化する可変長符号化データの復号化回路装置において、 上記可変長符号化データが供給され、該可変長符号化デ
   ータの最上位ビットから最下位ビットに向かい最上位ビ
   ットにおける値と同じ値が連続する数に従い選択信号を
   発生する選択信号発生手段と、 複数の変換手段を有し、それぞれの上記変換手段には上
   記可変長符号化データが複数範囲に区分された各範囲に
   おけるデータ列がそれぞれ一義的に供給される一方、上
   記選択信号が上記変換手段のいずれかに供給され該当す
   る変換手段が復号動作状態となり、供給された上記デー
   タ列に基づき上記可変長符号化データの復号データの一
   部のデータ、上記可変長データのビット数データ、及び
   符号長データと上記可変長データのビット数データとの
   加算データを少なくとも送出する変換手段と、 を備えたことを特徴とする可変長符号化データの復号化
   回路装置。
2. 【請求項２】 上記変換手段は、ＤＣ成分処理用として
   一つの変換手段、ＡＣ成分処理用として第１ないし第３
   変換手段の３つの変換手段を備えた、請求項１記載の可
   変長符号化データの復号化回路装置。
3. 【請求項３】 上記第１変換手段には１６ビットの上記
   可変長符号化データにおける最上位ビットである第１５
   ビットから第１０ビットまでのデータ列が供給され、上
   記第２変換手段には上記可変長符号化データにおける第
   １１ビットから第４ビットまでのデータ列が供給され、
   上記第３変換手段には上記可変長符号化データにおける
   第６ビットから最下位ビットである第０ビットまでのデ
   ータ列が供給される、請求項２記載の可変長符号化デー
   タの復号化回路装置。
4. 【請求項４】 少なくとも上記第１変換手段は論理回路
   にて構成され、残りの変換手段はＲＯＭモジュール構成
   である、請求項３記載の可変長符号化データの復号化回
   路装置。
5. 【請求項５】 上記選択信号発生手段が上記第１変換手
   段を選択したとき、上記変換手段が送出する出力データ
   を格納する格納手段へ上記出力データの格納タイミング
   を上記選択信号発生手段が上記第１変換手段以外の変換
   手段を選択したときに比べ時間的に短い周期にて行う制
   御信号を送出する制御手段を備えた、請求項４記載の可
   変長符号化データの復号化回路装置。
6. 【請求項６】 上記変換手段が送出する、上記可変長デ
   ータのビット数データ、及び符号長データと上記可変長
   データのビット数データとの加算データが供給され、上
   記加算データから上記可変長データのビット数データを
   減算する減算手段を備えた、請求項１記載の可変長符号
   化データの復号化回路装置。
7. 【請求項７】 上記変換手段が送出する、上記符号長デ
   ータ、及び符号長データと上記可変長データのビット数
   データとの加算データが供給され、上記加算データから
   上記符号長データを減算する減算手段を備えた、請求項
   １記載の可変長符号化データの復号化回路装置。
8. 【請求項８】 可変長符号化データと可変長データとか
   ら構成される入力符号列データを復号化する可変長符号
   化データの復号化回路装置において、 供給される上記入力符号列データに基づき上記可変長符
   号化データの復号データの一部のデータ、上記可変長デ
   ータのビット数データ、及び符号長データと上記可変長
   データのビット数データとの加算データを少なくとも送
   出する変換手段と、 上記変換手段が送出する、上記可変長データのビット数
   データ、及び符号長データと上記可変長データのビット
   数データとの加算データが供給され、上記加算データか
   ら上記可変長データのビット数データを減算する減算手
   段と、 を備えたことを特徴とする可変長符号化データの復号化
   回路装置。
9. 【請求項９】 可変長符号化データと可変長データとか
   ら構成される圧縮データである入力符号列データを復号
   化する可変長符号化データの復号化方法において、 上記可変長符号化データが複数範囲に区分された各範囲
   におけるデータ列を複数の変換手段のそれぞれに一義的
   に供給する供給工程と、 上記可変長符号化データが供給され、該可変長符号化デ
   ータの最上位ビットから最下位ビットに向かい最上位ビ
   ットにおける値と同じ値が連続する数を判断する判断工
   程と、 上記判断工程にて判断された上記数に従い選択信号を発
   生する選択信号発生工程と、 上記選択信号をいずれかの上記変換手段に供給し該当す
   る変換手段を復号動作状態とする変換手段選択工程と、 上記選択信号の供給にて復号動作状態にされたいずれか
   の変換手段から、上記供給工程にて供給された上記デー
   タ列に基づき、上記可変長符号化データの復号データの
   一部のデータ、上記可変長データのビット数データ、及
   び符号長データと上記可変長データのビット数データと
   の加算データを少なくとも送出する復号化工程と、 を備えたことを特徴とする可変長符号化データの復号化
   方法。