JPS63312684A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- 230000005669 field effect Effects 0.000 title claims description 7
- 230000001737 promoting effect Effects 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000470 constituent Substances 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 17
- 239000002784 hot electron Substances 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000002347 injection Methods 0.000 abstract description 4
- 239000007924 injection Substances 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 238000005421 electrostatic potential Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000001803 electron scattering Methods 0.000 description 1
- 230000005686 electrostatic field Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000037303 wrinkles Effects 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、高速性に優れた電界効果トランジスタに関す
るものである。
るものである。
〈従来の技術〉
ｎ型半導体層を電流路とする電界効果トランジスタ（以
下ＦＥＴと略記する）の高周波、高速特性はゲート電極
下の電流路（以下、ゲート電極下の電流路をチャネルと
記す）を走行する電子の走行時間を低減することで向上
することができる。
下ＦＥＴと略記する）の高周波、高速特性はゲート電極
下の電流路（以下、ゲート電極下の電流路をチャネルと
記す）を走行する電子の走行時間を低減することで向上
することができる。
電子のチャネル走行時間の低減には、第１にチャネル長
を短くすること、第２にチャネル走行中の電子の平均速
度を大きくすることが有効である。
を短くすること、第２にチャネル走行中の電子の平均速
度を大きくすることが有効である。
チャネル長を短くするためにゲート電極の細線化が図ら
れ、現在では電子ビーム露光技術をはじめ、さまざまな
サブミクロンプロセスの進歩により０．２５μｍのゲー
ト長を有したＦＥＴが再現性よく形成されるに至ってい
る。
れ、現在では電子ビーム露光技術をはじめ、さまざまな
サブミクロンプロセスの進歩により０．２５μｍのゲー
ト長を有したＦＥＴが再現性よく形成されるに至ってい
る。
一方、チャネル走行中の電子の平均速度を太き 。
くするために、Ｓｔより易動度が５〜６倍大きいＧａＡ
ｓをチャネルに用いたショットキーゲート型Ｆ’ＥＴが
古くから研究されており、現在ではゲート長０．５μｍ
程度の高周波用素子が市販され、更に高速論理素子用の
集積回路の研究が盛んに行われている。しかしながら、
上記のＧａＡｓショットキーゲー゛グーＦＥＴでは多量
のドナー不純物を含むｎ型半導体層を電子が走行するた
め、電子が不純物散乱の影響を受けて易動度は約４００
０ｃｊ／Ｖ’ｓｓｅ 。
ｓをチャネルに用いたショットキーゲート型Ｆ’ＥＴが
古くから研究されており、現在ではゲート長０．５μｍ
程度の高周波用素子が市販され、更に高速論理素子用の
集積回路の研究が盛んに行われている。しかしながら、
上記のＧａＡｓショットキーゲー゛グーＦＥＴでは多量
のドナー不純物を含むｎ型半導体層を電子が走行するた
め、電子が不純物散乱の影響を受けて易動度は約４００
０ｃｊ／Ｖ’ｓｓｅ 。
飽和速度８ Ｘ １０６ｃｍ／ｓｅｅ程度にとどまり、
チャネル走行時間はチャネル長０５μｍの場合において
、７ｐｓｅｃに制限される。°゛ チャネルを走行中の電子の平均速度をさらに大きくする
ために、ノンドープ高縄度のＧａＡｓ層の上にドナー不
純物をドープしたＡｔＧａＡｓ層を形成し、両者の間で
形成されるヘテロ接合界面のＧａＡｓ側に誘起される三
角ポテンシャルの底部に形成された２次元電子層をチャ
ネルとする構造の変調ドープ単一へテロ構造ＦＥＴ （
ＨＦＭＴと呼称される）が考案され、多くの研究機関で
盛んに研究がなされている。上記単一へテロ構造ＦＥＴ
のチャネル電子の易動度は８０００ｄ／Ｖ−（８）、飽
和速度は１．２ Ｘ １０ ’ ｃｍ／ｓｅｔ：程度に
達し、チャネル走行時間は同寸法のＱａＡｓシッットキ
ーゲートグーＥＴに比べ改善された。
チャネル走行時間はチャネル長０５μｍの場合において
、７ｐｓｅｃに制限される。°゛ チャネルを走行中の電子の平均速度をさらに大きくする
ために、ノンドープ高縄度のＧａＡｓ層の上にドナー不
純物をドープしたＡｔＧａＡｓ層を形成し、両者の間で
形成されるヘテロ接合界面のＧａＡｓ側に誘起される三
角ポテンシャルの底部に形成された２次元電子層をチャ
ネルとする構造の変調ドープ単一へテロ構造ＦＥＴ （
ＨＦＭＴと呼称される）が考案され、多くの研究機関で
盛んに研究がなされている。上記単一へテロ構造ＦＥＴ
のチャネル電子の易動度は８０００ｄ／Ｖ−（８）、飽
和速度は１．２ Ｘ １０ ’ ｃｍ／ｓｅｔ：程度に
達し、チャネル走行時間は同寸法のＱａＡｓシッットキ
ーゲートグーＥＴに比べ改善された。
さて近年、サブミクロンプロセス技術の進歩により０．
２５μｍのゲート長を有したＦＥＴが再現性よく形成さ
れるようになり、それらの研究が盛んに行われているこ
とは上記の通りである。チャネル長が０．２５μｍある
いはそれ以下のＦＥＴにおいては、チャネルを走行する
電子はほとんど散乱を受ける間もなくドレインに達する
、言わゆるニア−パリスティックな電子の輸送形態をと
る。このような場合は、電子の散乱機構を抑制すること
で得られる高い易動度や高い飽和速度によって、電子の
チャネル走行時間を大きく低減することは期待できず、
むしるソース側に静止した電子をチャネルに印加された
電界で最高速度に加速するために要する時間を短縮する
ことが重要であると考えられている。シミュレーシ璽ン
等の結果から、ソース側で静止した電子が最高速度に達
することに要する時間は約ｏ、ｓｐｓと言われている。
２５μｍのゲート長を有したＦＥＴが再現性よく形成さ
れるようになり、それらの研究が盛んに行われているこ
とは上記の通りである。チャネル長が０．２５μｍある
いはそれ以下のＦＥＴにおいては、チャネルを走行する
電子はほとんど散乱を受ける間もなくドレインに達する
、言わゆるニア−パリスティックな電子の輸送形態をと
る。このような場合は、電子の散乱機構を抑制すること
で得られる高い易動度や高い飽和速度によって、電子の
チャネル走行時間を大きく低減することは期待できず、
むしるソース側に静止した電子をチャネルに印加された
電界で最高速度に加速するために要する時間を短縮する
ことが重要であると考えられている。シミュレーシ璽ン
等の結果から、ソース側で静止した電子が最高速度に達
することに要する時間は約ｏ、ｓｐｓと言われている。
０．２μｍのチャネル長を有するＦＥＴのチャネル走行
時間が２ｐｓ程度であることを考慮すれば、上記の電子
加速時間の占める割合は大きい。
時間が２ｐｓ程度であることを考慮すれば、上記の電子
加速時間の占める割合は大きい。
以上のようなことに鑑みて、ｎ＋型のＧａＡｔＡｓをソ
ース電極下に設け、ｎ型ＧａＡｓ層をチャネルとして有
し、ｎ＋型Ｇａ Ａｓをドレイン電極下に設は九ＦＥＴ
が考案されている。
ース電極下に設け、ｎ型ＧａＡｓ層をチャネルとして有
し、ｎ＋型Ｇａ Ａｓをドレイン電極下に設は九ＦＥＴ
が考案されている。
上記のようなＦＥＴでは、電子がソースのｎ＋領領域ら
チャネル領域に移る際に、Ａ ｔＧ ａ Ａ ｓとＧａ
Ａｓの電子親和力の差によりヘテロ接合界面と垂直に形
成されたデルタ関数状の電界によって瞬時に加速され、
加速された電子（以下ホットな電子と称する）がチャネ
ル領域に注入されるので、静止した電子を最高速度に加
速するために要する時間よりも少ない時間で電子を最高
速度に達せしめることができる。従ってチャネルを走行
する電子の平均速度を高めることが期待できる。
チャネル領域に移る際に、Ａ ｔＧ ａ Ａ ｓとＧａ
Ａｓの電子親和力の差によりヘテロ接合界面と垂直に形
成されたデルタ関数状の電界によって瞬時に加速され、
加速された電子（以下ホットな電子と称する）がチャネ
ル領域に注入されるので、静止した電子を最高速度に加
速するために要する時間よりも少ない時間で電子を最高
速度に達せしめることができる。従ってチャネルを走行
する電子の平均速度を高めることが期待できる。
〈発明が解決しようとする問題点〉
上記のようなホットな電子の注入機構を有するＦＥＴは
、飛曜的な高周波、高速性能の向上が期待されているに
もかかわらず、チャネルで電子が走行すべき方向と垂直
な面にＧａＡｓとＧａＡｔＡｓのへテロ接合界面を良好
に形成するに際して生ずるプロセス上の困難さを克服す
ることが出来ず、今だ実現には至っていない。
、飛曜的な高周波、高速性能の向上が期待されているに
もかかわらず、チャネルで電子が走行すべき方向と垂直
な面にＧａＡｓとＧａＡｔＡｓのへテロ接合界面を良好
に形成するに際して生ずるプロセス上の困難さを克服す
ることが出来ず、今だ実現には至っていない。
本発明は上記の点に鑑みて創案されたものであり、新規
なホットエレクトロン注入機構を備えた電界効果トラン
ジスタを提供することを目的としている。
なホットエレクトロン注入機構を備えた電界効果トラン
ジスタを提供することを目的としている。
く問題点を解決するだめの手段〉
上記の目的を達成するため、本発明は厚みが１００Ａ以
下である第１の半導体層と、この第１の半導体層よりも
電子親和力が小さく厚みが１００Ａ以下である第２の半
導体層とが、交互順次に積層されている積層体を電流路
として用いる電界効果トランジスタであって、上記の電
流路は電子走行に垂直な面を境界面として、この境界面
からみてソース電極側に位置する電流路の第１の部分と
、上記境界面からみてドレイン電極側に位置する電流路
の第２の部分とによって構成され、かつ、上記の電流路
の第１の部分を含み、電流路の第２の部分を含まない領
域に選択的にイオン注入を行うことによって形成された
上記の電流路の第１の部分を構成している積層体の構成
物質内での相互拡散を促進する相互拡散促進層を備えて
なるように構成している。
下である第１の半導体層と、この第１の半導体層よりも
電子親和力が小さく厚みが１００Ａ以下である第２の半
導体層とが、交互順次に積層されている積層体を電流路
として用いる電界効果トランジスタであって、上記の電
流路は電子走行に垂直な面を境界面として、この境界面
からみてソース電極側に位置する電流路の第１の部分と
、上記境界面からみてドレイン電極側に位置する電流路
の第２の部分とによって構成され、かつ、上記の電流路
の第１の部分を含み、電流路の第２の部分を含まない領
域に選択的にイオン注入を行うことによって形成された
上記の電流路の第１の部分を構成している積層体の構成
物質内での相互拡散を促進する相互拡散促進層を備えて
なるように構成している。
〈実施例〉
以下、本発明を実施例を挙げてより具体的に説明する。
第１図は本実施例によるＦＥＴの構造を示す断面図であ
る。
る。
この第１図に示すＦＥＴでは、ＧａＡｓ半絶縁性基板８
の上に分子線エピタキシャル法により、べＱｌ−。
の上に分子線エピタキシャル法により、べＱｌ−。
の厚さのノンドープ層のＡ ＬＡ ｓ層ｌａ÷−＋５０
Ａの厚さのＳｔ ドープ（ドナー濃度Ｉ Ｘ １０”ｃ
Ｉｎ−３）のＱａＡｓ層１ｂ＼が交互順次に積層されて
いる積層体１とを設けている。また、ソース電極１０の
下部及びドレイン電極１１の下部にＳｔ被イオン注入領
域（ピーク濃度： ｌＸｌ０ ｃｍ ） （５と６）
をそれぞれはさんだ。この部分（５と６）はＦＥＴの電
流路として働くように構成した。また上記の電流路には
、０．２５μｍのゲート粂を有するゲート電極９のソー
ス電極１０側の端面を含む（電流走行方向に）垂直な面
を境界面として、第１の部分２と第２の部分３とに部分
して、次のようなものを設けた。上記電流路の第１の部
分２を含み、電流路の第２の部分３を含まない領域４に
、相互拡散促進領域を設けた。
Ａの厚さのＳｔ ドープ（ドナー濃度Ｉ Ｘ １０”ｃ
Ｉｎ−３）のＱａＡｓ層１ｂ＼が交互順次に積層されて
いる積層体１とを設けている。また、ソース電極１０の
下部及びドレイン電極１１の下部にＳｔ被イオン注入領
域（ピーク濃度： ｌＸｌ０ ｃｍ ） （５と６）
をそれぞれはさんだ。この部分（５と６）はＦＥＴの電
流路として働くように構成した。また上記の電流路には
、０．２５μｍのゲート粂を有するゲート電極９のソー
ス電極１０側の端面を含む（電流走行方向に）垂直な面
を境界面として、第１の部分２と第２の部分３とに部分
して、次のようなものを設けた。上記電流路の第１の部
分２を含み、電流路の第２の部分３を含まない領域４に
、相互拡散促進領域を設けた。
この相互拡散領域について以下に説明する。
ＧａＡｓ７とＡｌＡｓ１ａのへテロ接合界面において、
Ｇａ原子、及びＡｔ原子の熱相互拡散の速度は、８５０
℃〜９００℃の温度において、８×１０〜８ Ｘ １０
” ｃｄ／ｇＭ、と極めて遅い。ところが上記のへテロ
構造にＧａまたはＡｓの注入を施すことで、上記の熱相
互拡散の速度は数ケタ倍に促進されることは良く知られ
ている。
Ｇａ原子、及びＡｔ原子の熱相互拡散の速度は、８５０
℃〜９００℃の温度において、８×１０〜８ Ｘ １０
” ｃｄ／ｇＭ、と極めて遅い。ところが上記のへテロ
構造にＧａまたはＡｓの注入を施すことで、上記の熱相
互拡散の速度は数ケタ倍に促進されることは良く知られ
ている。
当該ＦＥＴの作成過程を次に述べる。
第１図に示すような領域４にドーズ量５Ｘ１０１３σ′
″２のＧａ＋イオン注入を施し、その後９５０℃で１０
０秒のフラッシュランプアニールを行う。これを行うこ
とで、上記電流路の第１の部分２の積層体１を構成する
。このような構成とすることによって、ｎ−ＧａＡｓ層
とノンドープＡｔＡｓ層との相互拡散を促進した領域を
設けることができた。
″２のＧａ＋イオン注入を施し、その後９５０℃で１０
０秒のフラッシュランプアニールを行う。これを行うこ
とで、上記電流路の第１の部分２の積層体１を構成する
。このような構成とすることによって、ｎ−ＧａＡｓ層
とノンドープＡｔＡｓ層との相互拡散を促進した領域を
設けることができた。
以下に当該ＦＥＴがホットな電子の注入機構を有してお
り、高速性に優れたＦＥＴであることを説明する。
り、高速性に優れたＦＥＴであることを説明する。
第２図に電流路の第１の部分２の基板面に垂直な方向の
エネルギー帯図な示す。また第３図に電流路の第２の部
分３の基板面に垂直な方向のエネルギー帯図を示す。
エネルギー帯図な示す。また第３図に電流路の第２の部
分３の基板面に垂直な方向のエネルギー帯図を示す。
第２図及び第３図において、ＥＣ１，ＥＣ２は、それぞ
れＧａＡｓ 、 ＡｊＡｓの伝導帯底のエネルギーレベ
ルを表わすものとする。上述に述べた積層体１は、厚み
が１００Ａ以下である電子親和力の大きい半導体と、厚
みが１００Ａ以上である電子親和力の小さい半導体とで
構成される。このような積層体に存在する電子は、トン
ネル効果により積層体の断面方向にも自由に動くことが
出来るため、第２図並びに第３図の斜線領域に示したよ
うなミニバンドを形成する。このミニバンドのエネルギ
ーレベルは、電子親和力の大きい半導体の膜厚と電子親
和力の大きさ、さらに電子親和力の小さい火 半導体の膜厚と電子親和力の大きさによって倶定される
ものである。ここで第２図、第３図のミニバントの最底
エネルギーレベルなＥ。とじている。
れＧａＡｓ 、 ＡｊＡｓの伝導帯底のエネルギーレベ
ルを表わすものとする。上述に述べた積層体１は、厚み
が１００Ａ以下である電子親和力の大きい半導体と、厚
みが１００Ａ以上である電子親和力の小さい半導体とで
構成される。このような積層体に存在する電子は、トン
ネル効果により積層体の断面方向にも自由に動くことが
出来るため、第２図並びに第３図の斜線領域に示したよ
うなミニバンドを形成する。このミニバンドのエネルギ
ーレベルは、電子親和力の大きい半導体の膜厚と電子親
和力の大きさ、さらに電子親和力の小さい火 半導体の膜厚と電子親和力の大きさによって倶定される
ものである。ここで第２図、第３図のミニバントの最底
エネルギーレベルなＥ。とじている。
このミニバンドのエネルギーレベルについて説明する。
電流路の第１の部分２を構成する積層体には、相互拡散
の促進を図っているため、当該積層体を構成するＧａＡ
ｓ層は、Ｇａ原子の流出とＡｔ原子の混入により、電流
路の第２の部分を構成するＧａＡｓＪ！！よりも電子親
和力が小さくなる。また、当該積層体を構成するＡｔＡ
ｓ層は、Ａｔ原子の流出とＧａ原子の混入により、電流
路の第２の部分を構成するＡｔＡｓ層よりも、電子親和
力が大きくなっている。従がって第２図及び第３図に示
され ′るＥｏ−Ｅｏｌの値は電流路の第１の部分２で
大きくなり、電流路の第２の部分３で小さくなる。
の促進を図っているため、当該積層体を構成するＧａＡ
ｓ層は、Ｇａ原子の流出とＡｔ原子の混入により、電流
路の第２の部分を構成するＧａＡｓＪ！！よりも電子親
和力が小さくなる。また、当該積層体を構成するＡｔＡ
ｓ層は、Ａｔ原子の流出とＧａ原子の混入により、電流
路の第２の部分を構成するＡｔＡｓ層よりも、電子親和
力が大きくなっている。従がって第２図及び第３図に示
され ′るＥｏ−Ｅｏｌの値は電流路の第１の部分２で
大きくなり、電流路の第２の部分３で小さくなる。
第４図にソース電極が接地され、適当なバイアス電圧が
ドレイン電極に印加されている場合にある当該ＦＥＴの
電流路のエネルギーレベルＥ。１゜ＥＯ１ＥＣ２を示す
。またこの第４図には、静電ポテンシャルＶ（ｘ）のソ
ースからの距ｔａＸに対する変化の様子を示す。
ドレイン電極に印加されている場合にある当該ＦＥＴの
電流路のエネルギーレベルＥ。１゜ＥＯ１ＥＣ２を示す
。またこの第４図には、静電ポテンシャルＶ（ｘ）のソ
ースからの距ｔａＸに対する変化の様子を示す。
第４図において、領域２は電流路の第１の部分。
領域３は電流路の第２の部分を示すものであり、領域１
２は、チャネルの部分を示すものである。
２は、チャネルの部分を示すものである。
第４図に示すように、電子の最低エネルギーレベルＥ。
は、領域２と領域３の境界で不連続的に下がる。これに
伴って電流路の静電ポテンシャルは上記の境界で不連続
的に上がる。ここで当該ＦＥＴの電流路を走向する電子
は、上記の境界面を通過する際に次のような現象を起こ
す。上記の境界面を通過する電子は、静電場のとびによ
って生じているδ関数的電場によって瞬時に加速され、
ホットな電子となり、チャネルに注入される。従がって
、本構造のＦＥＴでは、チャネルのソース側に流れ込む
遅い電子を最高速度に達せしめるために要する時間を低
減することができ、チャネルを走行する電子の平均速度
を高めることができる。
伴って電流路の静電ポテンシャルは上記の境界で不連続
的に上がる。ここで当該ＦＥＴの電流路を走向する電子
は、上記の境界面を通過する際に次のような現象を起こ
す。上記の境界面を通過する電子は、静電場のとびによ
って生じているδ関数的電場によって瞬時に加速され、
ホットな電子となり、チャネルに注入される。従がって
、本構造のＦＥＴでは、チャネルのソース側に流れ込む
遅い電子を最高速度に達せしめるために要する時間を低
減することができ、チャネルを走行する電子の平均速度
を高めることができる。
〈発明の効果〉
本発明により、チャネルへのホットな電子の注入機構を
有するＦＥＴが実現され、高周波、高速性能等の動作特
性の良好なＦＥＴの製造が可能になる。また個別素子の
みならず集積回路及び、オプトエレクトロニクス関係へ
も応用が期待できる。
有するＦＥＴが実現され、高周波、高速性能等の動作特
性の良好なＦＥＴの製造が可能になる。また個別素子の
みならず集積回路及び、オプトエレクトロニクス関係へ
も応用が期待できる。
第１図は本発明の一実施例を示寸断面図、第２図は本発
明の実施例における電流路の第１の領域の深さ方向での
エネルギー帯図、第３図は本発明の実施例における電流
路の第２の領域の深さ方向でのエネルギー帯図、第４図
は本発明の実施例における電流路の電子走行方向でのエ
ネルギー帯及び静電ポテンシャルの変化を示す図である
。 １・・・ノンドープのＡｔＡｓ層とＳｉドープのＧａＡ
ｓ層の積層体、１ａ・・・ノンドープのＡｔＡ１層、ｌ
ｂ・・・ＳｉドープのＧａＡｓ層、２・・・電流路の第
１の部分、３・・・電流路の第２の部分、４・・・Ｇａ
＋の被イオン注入領域、５・・・Ｓｉ皺イオン注入領域
、６・・・Ｓｔ被イオン注入領域、７・・・ノンドープ
ＧａＡｓ層、８・・・ＧａＡｓ半絶縁性基板、９・・・
ゲート電極、１０・・・ソース電極、１１・・・ドレイ
ン電極、１２・・・ゲート直下のチャネル領域。 代理人 弁理士 杉 山 毅 至（他１名）第１ｍ が論Ｉ−嗣防Ｍす１１
明の実施例における電流路の第１の領域の深さ方向での
エネルギー帯図、第３図は本発明の実施例における電流
路の第２の領域の深さ方向でのエネルギー帯図、第４図
は本発明の実施例における電流路の電子走行方向でのエ
ネルギー帯及び静電ポテンシャルの変化を示す図である
。 １・・・ノンドープのＡｔＡｓ層とＳｉドープのＧａＡ
ｓ層の積層体、１ａ・・・ノンドープのＡｔＡ１層、ｌ
ｂ・・・ＳｉドープのＧａＡｓ層、２・・・電流路の第
１の部分、３・・・電流路の第２の部分、４・・・Ｇａ
＋の被イオン注入領域、５・・・Ｓｉ皺イオン注入領域
、６・・・Ｓｔ被イオン注入領域、７・・・ノンドープ
ＧａＡｓ層、８・・・ＧａＡｓ半絶縁性基板、９・・・
ゲート電極、１０・・・ソース電極、１１・・・ドレイ
ン電極、１２・・・ゲート直下のチャネル領域。 代理人 弁理士 杉 山 毅 至（他１名）第１ｍ が論Ｉ−嗣防Ｍす１１
Claims (1)
- 【特許請求の範囲】 １、厚みが１００Å以下である第１の半導体層と、該第
１の半導体層よりも電子親和力が小さく厚みが１００Å
以下である第２の半導体層とが、交互順次に積層されて
いる積層体を電流路として用いる電界効果トランジスタ
であって、 該電流路は電子走行に垂直な面を境界面として、該境界
面からみてソース電極側に位置する電流路の第１の部分
と、該境界面からみてドレイン電極側に位置する電流路
の第２の部分とによって構成され、 かつ、上記の電流路の第１の部分を含み、電流路の第２
の部分を含まない領域に選択的にイオン注入を行うこと
によって形成された上記電流路の第１の部分を構成して
いる積層体の構成物質内での相互拡散を促進する相互拡
散促進層を備えてなることを特徴とする電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14954187A JPS63312684A (ja) | 1987-06-16 | 1987-06-16 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14954187A JPS63312684A (ja) | 1987-06-16 | 1987-06-16 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63312684A true JPS63312684A (ja) | 1988-12-21 |
| JPH0546975B2 JPH0546975B2 (ja) | 1993-07-15 |
Family
ID=15477399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14954187A Granted JPS63312684A (ja) | 1987-06-16 | 1987-06-16 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63312684A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0539693A2 (en) * | 1991-10-29 | 1993-05-05 | Rohm Co., Ltd. | Compound semiconductor device |
-
1987
- 1987-06-16 JP JP14954187A patent/JPS63312684A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0539693A2 (en) * | 1991-10-29 | 1993-05-05 | Rohm Co., Ltd. | Compound semiconductor device |
| EP0539693A3 (ja) * | 1991-10-29 | 1994-02-02 | Rohm Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546975B2 (ja) | 1993-07-15 |
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