JPH0546974B2 - - Google Patents
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- JPH0546974B2 JPH0546974B2 JP4949887A JP4949887A JPH0546974B2 JP H0546974 B2 JPH0546974 B2 JP H0546974B2 JP 4949887 A JP4949887 A JP 4949887A JP 4949887 A JP4949887 A JP 4949887A JP H0546974 B2 JPH0546974 B2 JP H0546974B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は高速性に優れた電界効果トランジスタ
に関するものである。
に関するものである。
＜従来の技術＞
ｎ型半導体層を電流路とする電界効果トランジ
スタ（以下FET）の高周波、高速特性はゲート
電極下の電流路（以下、ゲート電極下の電流路を
チヤネルと記す）を走行する電子の走行時間を低
減することで向上できる。電子のチヤネル走行時
間の低減には、第１にチヤネル長を短くするこ
と、第２のチヤネル走行中の電子の平均速度を大
きくすることが有効である。
スタ（以下FET）の高周波、高速特性はゲート
電極下の電流路（以下、ゲート電極下の電流路を
チヤネルと記す）を走行する電子の走行時間を低
減することで向上できる。電子のチヤネル走行時
間の低減には、第１にチヤネル長を短くするこ
と、第２のチヤネル走行中の電子の平均速度を大
きくすることが有効である。
チヤネル長を短くするためにゲート電極の細線
化が図られ、現在では電子ビーム露光技術をはじ
め、さまざまなサブミクロンプロセスの進歩によ
り0.25μmのゲート長を有したFETが再現性よく
形成されるに至つている。
化が図られ、現在では電子ビーム露光技術をはじ
め、さまざまなサブミクロンプロセスの進歩によ
り0.25μmのゲート長を有したFETが再現性よく
形成されるに至つている。
一方、チヤネル走行中の電子の平均速度を大き
くするために、Siより易動度が５〜６倍大きい
GaAsをチヤネルに用いたシヨツトキーゲート型
FETが古くから研究されており、現在ではゲー
ト長0.5μm程度の高周波用素子が市販され、更に
高速論理素子用の集積回路の研究が盛んに行われ
ている。しかしながら、上記のGaAsシヨツトキ
ーゲート型FETでは多量のドナー不純物を含む
ｎ型半導体層を電子が走行するため、電子が不純
物散乱の影響を受けて易動度は約4000cm2／Ｖ・
sec、飽和速度８×106cm／sec程度にとどまり、
チヤネル走行時間はチヤネル長0.5μmの場合にお
いて7psecに制限される。
くするために、Siより易動度が５〜６倍大きい
GaAsをチヤネルに用いたシヨツトキーゲート型
FETが古くから研究されており、現在ではゲー
ト長0.5μm程度の高周波用素子が市販され、更に
高速論理素子用の集積回路の研究が盛んに行われ
ている。しかしながら、上記のGaAsシヨツトキ
ーゲート型FETでは多量のドナー不純物を含む
ｎ型半導体層を電子が走行するため、電子が不純
物散乱の影響を受けて易動度は約4000cm2／Ｖ・
sec、飽和速度８×106cm／sec程度にとどまり、
チヤネル走行時間はチヤネル長0.5μmの場合にお
いて7psecに制限される。
チヤネルを走行中の電子の平均速度をさらに大
きくするために、ノンドープ高純度のGaAs層の
上にドナー不純物をドープしたAlGaAs層を形成
し、両者の間で形成されるヘテロ接合界面の
GaAs側に誘起される三角ポテンシヤルの底部に
形成された２次元電子層をチヤネルとする構造の
変調ドープ単一ヘテロ構造FET（HEMTと呼称
される）が考案され、盛んに研究がなされてい
る。上記単一ヘテロ構造FETのチヤネルの電子
の易動度は8000cm2／Ｖ・sec、飽和速度1.2×107
cm／sec程度に達し、チヤネル走行時間は同寸法
のGaAsシヨツトキーゲート型FETに比べ改善さ
れた。
きくするために、ノンドープ高純度のGaAs層の
上にドナー不純物をドープしたAlGaAs層を形成
し、両者の間で形成されるヘテロ接合界面の
GaAs側に誘起される三角ポテンシヤルの底部に
形成された２次元電子層をチヤネルとする構造の
変調ドープ単一ヘテロ構造FET（HEMTと呼称
される）が考案され、盛んに研究がなされてい
る。上記単一ヘテロ構造FETのチヤネルの電子
の易動度は8000cm2／Ｖ・sec、飽和速度1.2×107
cm／sec程度に達し、チヤネル走行時間は同寸法
のGaAsシヨツトキーゲート型FETに比べ改善さ
れた。
さて近年、サブミクロプロセス技術の進歩によ
り0.25μmのゲート長を有したFETが再現性よく
形成されるようになり、それらの研究が盛んに行
われていることは上記の通りである。チヤネル長
が0.25μmあるいはそれ以下のFETにおいては、
チヤネルを走行する電子はほとんど散乱を受ける
間もなくドレインに達する、言わゆるニアーバリ
ステイツクな電子の輸送形態をとる。このような
場合は、電子の散乱機構を抑制することで得られ
る高い易動度や高い飽和速度によつて、電子のチ
ヤネル走行時間を大きく低減することは期待でき
ず、むしろソース側に静止した電子をチヤネルに
印加された電界で最高速度に加速するために要す
る時間を短縮することが重要であると考えられて
いる。シミユレーシヨン等の結果から、ソース側
で静止した電子が最高速度に達することに要する
時間は約0.5psと言われている。0.2μmのチヤネル
長を有するFETのチヤネル走行時間が2ps程度で
あること考慮すれば、上記の電子加速時間の占め
る割合は大きい。
り0.25μmのゲート長を有したFETが再現性よく
形成されるようになり、それらの研究が盛んに行
われていることは上記の通りである。チヤネル長
が0.25μmあるいはそれ以下のFETにおいては、
チヤネルを走行する電子はほとんど散乱を受ける
間もなくドレインに達する、言わゆるニアーバリ
ステイツクな電子の輸送形態をとる。このような
場合は、電子の散乱機構を抑制することで得られ
る高い易動度や高い飽和速度によつて、電子のチ
ヤネル走行時間を大きく低減することは期待でき
ず、むしろソース側に静止した電子をチヤネルに
印加された電界で最高速度に加速するために要す
る時間を短縮することが重要であると考えられて
いる。シミユレーシヨン等の結果から、ソース側
で静止した電子が最高速度に達することに要する
時間は約0.5psと言われている。0.2μmのチヤネル
長を有するFETのチヤネル走行時間が2ps程度で
あること考慮すれば、上記の電子加速時間の占め
る割合は大きい。
以上のようなこに鑑みて、n+型のGaAlAsをソ
ース電極下に設けｎ型GaAs層をチヤネルとして
有し、n+型GaAsをドレイン電極下に設けたFET
が考案されている。上記のようなFETでは、電
子がソースのn+領域からチヤネル領域に移る際
にAlGaAsとGaAsの電子親和力の差によつてヘ
テロ接合界面と垂直に形成されたデルタ関数状の
電界によつて瞬時に加速され、加速された電子
（以下ホツトな電子）がチヤネル領域に注入され
るので、静止した電子を最高速度に加速するため
に要する時間よりも少ない時間で電子を最高速度
に達せしめることができる。従つてチヤネルを走
行する電子の平均速度を高めることが期待でき
る。
ース電極下に設けｎ型GaAs層をチヤネルとして
有し、n+型GaAsをドレイン電極下に設けたFET
が考案されている。上記のようなFETでは、電
子がソースのn+領域からチヤネル領域に移る際
にAlGaAsとGaAsの電子親和力の差によつてヘ
テロ接合界面と垂直に形成されたデルタ関数状の
電界によつて瞬時に加速され、加速された電子
（以下ホツトな電子）がチヤネル領域に注入され
るので、静止した電子を最高速度に加速するため
に要する時間よりも少ない時間で電子を最高速度
に達せしめることができる。従つてチヤネルを走
行する電子の平均速度を高めることが期待でき
る。
＜発明が解決しようとする問題点＞
上記のようなホツトな電子の注入機構を有する
FETは、飛躍的な高周波、高速性能の向上が期
待されているにもかかわらず、チヤネルで電子が
走行すべき方向と垂直な面にGaAsとGaAlAsの
ヘテロ接合界面を良好に形成するに際して生ずる
プロセス上の困難を克服することができないとい
う問題があり、未だ実現に至つていない。
FETは、飛躍的な高周波、高速性能の向上が期
待されているにもかかわらず、チヤネルで電子が
走行すべき方向と垂直な面にGaAsとGaAlAsの
ヘテロ接合界面を良好に形成するに際して生ずる
プロセス上の困難を克服することができないとい
う問題があり、未だ実現に至つていない。
＜問題点を解決するための手段＞
本発明は上述する問題を解決するためになされ
たもので、基板上に形成された複数の半導体層
と、該半導体層上に設けられたソース電極、ゲー
ト電極及びドレイン電極とを備えた電界効果トラ
ンジスタにおいて、第１の半導体層は、該第１の
半導体層より電子親和力の小さい第２、第３の半
導体層に挾まれ、且つゲート電極のソース電極側
端とソース電極との間に位置する第１の領域と、
ゲート電極のソース電極側端とドレイン電極との
間に位置する第２の領域とを有し、前記第１の領
域の実効的層厚は、前記第２の領域の層厚より薄
く形成されてなる電界効果トランジスタを提供す
るものである。
たもので、基板上に形成された複数の半導体層
と、該半導体層上に設けられたソース電極、ゲー
ト電極及びドレイン電極とを備えた電界効果トラ
ンジスタにおいて、第１の半導体層は、該第１の
半導体層より電子親和力の小さい第２、第３の半
導体層に挾まれ、且つゲート電極のソース電極側
端とソース電極との間に位置する第１の領域と、
ゲート電極のソース電極側端とドレイン電極との
間に位置する第２の領域とを有し、前記第１の領
域の実効的層厚は、前記第２の領域の層厚より薄
く形成されてなる電界効果トランジスタを提供す
るものである。
＜作用＞
本発明の如く、第１の半導体層の第１の領域の
実効的層厚を、第２の領域の層厚より薄く形成す
ることにより、前記第１の領域における電子の最
低エネルギーを前記第２の領域における電子の最
低エネルギーよりも高くすることが可能になる。
実効的層厚を、第２の領域の層厚より薄く形成す
ることにより、前記第１の領域における電子の最
低エネルギーを前記第２の領域における電子の最
低エネルギーよりも高くすることが可能になる。
＜実施例＞
以下、本発明を実施例により具体的に説明す
る。第１図は本実施例によるFETの構造を表す
断面図である。該FETでは、GaAs半絶縁性基板
１１の上に分子線エピタキシヤル法により、1μm
の厚さのノンドープGaAs層１０と、450Åの厚
さのノンドープGa0.6Al0.4As層３と、100Åの厚
さのノンドープGaAs層１と、450Åの厚さのn+
型−Ga0.6Al0.4As層２（ドナー密度１×1018cm-3）
と、100Åの厚さのn+型−GaAs層９（ドナー密
度１×1018cm-3）を順に成長させる。次いで、前
記複数の化合物半導体層のソース、ドレインにな
る領域に選択的にSiイオンを注入し、更にゲート
電極形成領域のソース領域側端面からソース領域
にかけて選択的にGaイオンの注入を行なつた後、
アニールを行なう。最後にGaAs半絶縁性基板１
１上方にソース電極１３とドレイン電極１４、次
いでゲート電極１２を形成する。
る。第１図は本実施例によるFETの構造を表す
断面図である。該FETでは、GaAs半絶縁性基板
１１の上に分子線エピタキシヤル法により、1μm
の厚さのノンドープGaAs層１０と、450Åの厚
さのノンドープGa0.6Al0.4As層３と、100Åの厚
さのノンドープGaAs層１と、450Åの厚さのn+
型−Ga0.6Al0.4As層２（ドナー密度１×1018cm-3）
と、100Åの厚さのn+型−GaAs層９（ドナー密
度１×1018cm-3）を順に成長させる。次いで、前
記複数の化合物半導体層のソース、ドレインにな
る領域に選択的にSiイオンを注入し、更にゲート
電極形成領域のソース領域側端面からソース領域
にかけて選択的にGaイオンの注入を行なつた後、
アニールを行なう。最後にGaAs半絶縁性基板１
１上方にソース電極１３とドレイン電極１４、次
いでゲート電極１２を形成する。
こうして形成したFETは、上記ノンドープ
GaAs層１と上記n+型−Ga0.6Al0.4As層２と、上
記ノンドープGa0.6Al0.4As層３とで変調ドープ単
一量子井戸構造なす如く構成される。上記ノンド
ープGaAs層１には２次元電子が蓄積されてお
り、前記ノンドープGaAs層１の、ソース電極１
３の下部及びドレイン電極１４の下部にそれぞれ
設けられた被Siイオン注入領域（ピークドナー密
度１×1018cm-3）７及び８ではさまれた領域は、
FETの電流路として働く。
GaAs層１と上記n+型−Ga0.6Al0.4As層２と、上
記ノンドープGa0.6Al0.4As層３とで変調ドープ単
一量子井戸構造なす如く構成される。上記ノンド
ープGaAs層１には２次元電子が蓄積されてお
り、前記ノンドープGaAs層１の、ソース電極１
３の下部及びドレイン電極１４の下部にそれぞれ
設けられた被Siイオン注入領域（ピークドナー密
度１×1018cm-3）７及び８ではさまれた領域は、
FETの電流路として働く。
上記電極路は、0.25μmのゲート長を有するゲ
ート電極１２のソース電極側端面とソース電極１
３との間に位置する第１の領域４と、ゲート電極
１２のソース電極側端面とドレイン電極１４との
間に位置する第２の領域５に二分される。前記第
２の領域５を構成するノンドープGaAs層１から
なる量子井戸の井戸層厚は100Åであるが、前記
第１の領域４を構成するノンドープGaAs層１か
らなる量子井戸は、以下の如き作用により井戸層
の薄層化が行われており、実効的井戸層厚が50Å
となるように設定される。
ート電極１２のソース電極側端面とソース電極１
３との間に位置する第１の領域４と、ゲート電極
１２のソース電極側端面とドレイン電極１４との
間に位置する第２の領域５に二分される。前記第
２の領域５を構成するノンドープGaAs層１から
なる量子井戸の井戸層厚は100Åであるが、前記
第１の領域４を構成するノンドープGaAs層１か
らなる量子井戸は、以下の如き作用により井戸層
の薄層化が行われており、実効的井戸層厚が50Å
となるように設定される。
以下GaAsとGaAlAsのヘテロ接合の界面にお
いて、Ga原子、Al原子の熱相互拡散の速度は、
850〜900℃の温度において８×10-19〜８×10-18
cm／secと極めて遅い。しかし、上記のヘテロ接
合構造にGaまたはAs等のイオン注入を施すこと
で、上記の熱相互拡散の速度が数ケタ倍に促進さ
れることはよく知られている。（J.Cibert ef.al.
Appl.phys.Leff.49（４），28 1986.P223）当該
FETの作成過程においては、第１図に示すよう
に、ゲート電極１２のソース電極側端面よりもソ
ース電極１３側に位置するような化合物半導体層
の領域６のドーズ量５×1013cm-2のGa+イオン注
入を施す。その後950℃で100秒間フラツシユラン
プアニールを行つて、上記電流路の第１の領域４
を構成するn+−Ga0.6Al0.4As層２とノンドープ
GaAs層１のヘテロ界面、並びにノンドープGa0.6
Al0.4As層３とノンドープGaAs層１のヘテロ界面
における相互拡散の促進を図る。井戸層であるノ
ンドープGaAs層１へのAl原子の拡散により上記
のヘテロ界面の急峻性は損われ、結果的に上記電
流路の第１の領域４を構成する量子井戸の井戸層
の厚みを100Åから50Åに薄層化させることとな
る。
いて、Ga原子、Al原子の熱相互拡散の速度は、
850〜900℃の温度において８×10-19〜８×10-18
cm／secと極めて遅い。しかし、上記のヘテロ接
合構造にGaまたはAs等のイオン注入を施すこと
で、上記の熱相互拡散の速度が数ケタ倍に促進さ
れることはよく知られている。（J.Cibert ef.al.
Appl.phys.Leff.49（４），28 1986.P223）当該
FETの作成過程においては、第１図に示すよう
に、ゲート電極１２のソース電極側端面よりもソ
ース電極１３側に位置するような化合物半導体層
の領域６のドーズ量５×1013cm-2のGa+イオン注
入を施す。その後950℃で100秒間フラツシユラン
プアニールを行つて、上記電流路の第１の領域４
を構成するn+−Ga0.6Al0.4As層２とノンドープ
GaAs層１のヘテロ界面、並びにノンドープGa0.6
Al0.4As層３とノンドープGaAs層１のヘテロ界面
における相互拡散の促進を図る。井戸層であるノ
ンドープGaAs層１へのAl原子の拡散により上記
のヘテロ界面の急峻性は損われ、結果的に上記電
流路の第１の領域４を構成する量子井戸の井戸層
の厚みを100Åから50Åに薄層化させることとな
る。
上記FETの電流路の第１の領域４の基板面に
垂直な方向のエネルギー帯図を第２図に、第２の
領域５のエネルギー帯図を第３図に示す。第２図
及び、第３図において領域１Ａは100Åの厚さの
ノンドープGaAs層１を、領域２Ａはn+−Ga0.6
Al0.4As層２を、領域３ＡノンドープGa0.6Al0.4As
層３を成長させた部分を夫々表現するものとす
る。また、n+−Ga0.6Al0.4As層２とノンドープ
GaAs層１のヘテロ界面のスパイク部のエネルギ
ーレベルをEc+、ノツチ部のエネルギーレベルを
Ec-とし、量子井戸に蓄積される二次元電子ガス
の最低エネルギーレベルをE1とする。E1−Ec-の
値は次式で概算される。
垂直な方向のエネルギー帯図を第２図に、第２の
領域５のエネルギー帯図を第３図に示す。第２図
及び、第３図において領域１Ａは100Åの厚さの
ノンドープGaAs層１を、領域２Ａはn+−Ga0.6
Al0.4As層２を、領域３ＡノンドープGa0.6Al0.4As
層３を成長させた部分を夫々表現するものとす
る。また、n+−Ga0.6Al0.4As層２とノンドープ
GaAs層１のヘテロ界面のスパイク部のエネルギ
ーレベルをEc+、ノツチ部のエネルギーレベルを
Ec-とし、量子井戸に蓄積される二次元電子ガス
の最低エネルギーレベルをE1とする。E1−Ec-の
値は次式で概算される。
E1−Ec-＝h2／2m（π／Lw）2 ……(1)
(1)式においてｈはプランク定数、ｍはGaAsの
電子有効質量、Lwは量子井戸の層厚を表す。
電子有効質量、Lwは量子井戸の層厚を表す。
当該FETの電流路の第２の領域５の量子井戸
層厚Lwは第３図に示すように100Åであるので、
E1−Ec-の値は(1)式より約60meVと算出される。
一方、電流路の第１の領域４では、前述の方法で
量子井戸を構成する両ヘテロ界面の相互拡散が意
図的に促進され、第２図に示すように実効的な量
子井戸層厚は50Åとなつているため、E1−Ee-の
値は(1)式より約220meVと算出される。
層厚Lwは第３図に示すように100Åであるので、
E1−Ec-の値は(1)式より約60meVと算出される。
一方、電流路の第１の領域４では、前述の方法で
量子井戸を構成する両ヘテロ界面の相互拡散が意
図的に促進され、第２図に示すように実効的な量
子井戸層厚は50Åとなつているため、E1−Ee-の
値は(1)式より約220meVと算出される。
第４図にソース電極１３が接地され、適当なバ
イアス電圧がドレイン電極１４に印加されている
場合における当該FETの電流路のエネルギーレ
ベルEc+，E1，Ec-、及び静電ポテンシヤルＶ
（ｘ）のソースからの距離ｘに対する変化の様子
を示す。第４図において、領域４Ａは電流路の第
１の領域４を、領域５Ａは電流路の第２の領域５
を夫々示すものであり、領域１５はチヤネル部分
を示すものである。第４図に示すように、電子の
最低エネルギーレベルE1は、領域４Ａと領域５
Ａの境界で不連続的に下がる。これに伴つて電流
路の静電ポテンシヤルは、上記の境界で不連続的
に上がる。しかして当該FETの電流路を走行す
る電子は、上記の境界面を通過する際に静電場の
とびによつて生じているδ関数的電動により瞬時
に加速されてホツトな電子となり、チヤネル１５
に注入される。従つて本実施例のFETでは、ソ
ース電極側のチヤネルに流れ込む遅い電子が最高
速度に達するのに要する時間を低減することがで
き、チヤネルを走行する電子の平均速度を高める
ことができる。
イアス電圧がドレイン電極１４に印加されている
場合における当該FETの電流路のエネルギーレ
ベルEc+，E1，Ec-、及び静電ポテンシヤルＶ
（ｘ）のソースからの距離ｘに対する変化の様子
を示す。第４図において、領域４Ａは電流路の第
１の領域４を、領域５Ａは電流路の第２の領域５
を夫々示すものであり、領域１５はチヤネル部分
を示すものである。第４図に示すように、電子の
最低エネルギーレベルE1は、領域４Ａと領域５
Ａの境界で不連続的に下がる。これに伴つて電流
路の静電ポテンシヤルは、上記の境界で不連続的
に上がる。しかして当該FETの電流路を走行す
る電子は、上記の境界面を通過する際に静電場の
とびによつて生じているδ関数的電動により瞬時
に加速されてホツトな電子となり、チヤネル１５
に注入される。従つて本実施例のFETでは、ソ
ース電極側のチヤネルに流れ込む遅い電子が最高
速度に達するのに要する時間を低減することがで
き、チヤネルを走行する電子の平均速度を高める
ことができる。
＜発明の効果＞
本発明により、チヤネルへのホツトな電子の注
入機構を有するFETが実現され、高周波、高速
性能等の動作特性の良好なFETの製造が可能に
なる。また個別素子のみならず集積回路及び、オ
プトエレクトロニクス関係へも応用が期待でき
る。
入機構を有するFETが実現され、高周波、高速
性能等の動作特性の良好なFETの製造が可能に
なる。また個別素子のみならず集積回路及び、オ
プトエレクトロニクス関係へも応用が期待でき
る。
第１図は本発明の一実施例を示す断面図、第２
図は本発明の実施例における電流路の第１の領域
の深さ方向でのエネルギー帯図、第３図は本発明
の実施例における電流路の第２の領域の深さ方向
でのエネルギー帯図、第４図は本発明の実施例に
おける電流路の電子走行方向での静電ポテンシヤ
ル及びエネルギー帯図を示す。 １……ノンドープGaAs層、２……n+−Ga0.6
Al0.4As層、３……ノンドープGa0.6Al0.4As層、４
……第１の領域、５……第２の領域、６……Ga
イオン注入領域、７，８……Siイオン注入領域、
９……n+−GaAs層、１０……ノンドープGaAs
層、１１……半絶縁性GaAs基板、１２……ゲー
ト電極、１３……ソース電極、１４……ドレイン
電極、１５……チヤネル。
図は本発明の実施例における電流路の第１の領域
の深さ方向でのエネルギー帯図、第３図は本発明
の実施例における電流路の第２の領域の深さ方向
でのエネルギー帯図、第４図は本発明の実施例に
おける電流路の電子走行方向での静電ポテンシヤ
ル及びエネルギー帯図を示す。 １……ノンドープGaAs層、２……n+−Ga0.6
Al0.4As層、３……ノンドープGa0.6Al0.4As層、４
……第１の領域、５……第２の領域、６……Ga
イオン注入領域、７，８……Siイオン注入領域、
９……n+−GaAs層、１０……ノンドープGaAs
層、１１……半絶縁性GaAs基板、１２……ゲー
ト電極、１３……ソース電極、１４……ドレイン
電極、１５……チヤネル。
Claims (1)
- 【特許請求の範囲】 １ 基板上に形成された複数の半導体層と、該半
導体層上に設けられたソース電極、ゲート電極及
びドレイン電極とを備えた電界効果トランジスタ
において、 第１の半導体層は、該第１の半導体層より電子
親和力の小さい第２、第３の半導体層に挾まれ、
且つゲート電極のソース電極側端とソース電極と
の間に位置する第１の領域と、ゲート電極のソー
ス電極側端とドレイン電極との間に位置する第２
の領域とを有し、 前記第１の領域の実効的層厚は、前記第２の領
域の層厚より薄く形成されてなることを特徴とす
る電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4949887A JPS63213971A (ja) | 1987-03-03 | 1987-03-03 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4949887A JPS63213971A (ja) | 1987-03-03 | 1987-03-03 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63213971A JPS63213971A (ja) | 1988-09-06 |
| JPH0546974B2 true JPH0546974B2 (ja) | 1993-07-15 |
Family
ID=12832806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4949887A Granted JPS63213971A (ja) | 1987-03-03 | 1987-03-03 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63213971A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011066862A1 (en) | 2009-12-03 | 2011-06-09 | Epcos Ag | Bipolar transistor with lateral emitter and collector and method of production |
-
1987
- 1987-03-03 JP JP4949887A patent/JPS63213971A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63213971A (ja) | 1988-09-06 |
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