JPH012373A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は高速性に優れた電界効果トランジスタに関する
ものである。

〈従来の技術〉 ｎ型半導体層を電流路とする電界効果トランジスタ（以
下ＦＥＴ）の高周波、高速特性はゲート電極下の電流路
（以下、ゲート電極下の電流路をチャネルと記す）を走
行する電子の走行時間を低減することで向上できる。電
子のチャネル走行時間の低減には、第１にチャネル長を
短くすること、Ｆ２にチャネル走行中の電子の平均速度
を大きくすることが有効である。

チャネル長を短くするためにゲート電極の細線化が図ら
れ、現在では電子ビーム露光技術をはじめ、さまざまな
サブミクロンプロセスの進示により、０．２５μｍのゲ
ート長を有したＦＥＴが再現性よく形成されるに至って
いる。

一方、チャネル走行中の電子の平均速度を大きくするた
めに、Ｓｉよシ易動度が５〜６倍大きいＧａＡｓをチャ
ネルに用いたショットキーゲート型ＦＥＴが古くから研
究されており、現在ではゲート長０．５μｍ程度の高周
波用素子が市販され、更に高速論理素子用の集積回路の
研究が盛んに行われている。しかしながら、上記のＧａ
Ａｓショットキーゲート型ＦＥＴでは、多量のドナー不
純物を含むｎ型半導体層を電子が走行するため、電子が
不純物散乱の影響を受けて易動度は約４０００ｃｄ／Ｖ
−８ｅｃ、飽和速度８　Ｘ　１０　ａｍ／ｓｅｅ程度に
とどまり、チャネル走行時間はチャネル長０．５μｍの
場合において７　ｐｓｅｃに制限される。

チャネルを走行中の電子の平均速度をさらに大きくする
ために、ノンドープ高純度のＧａＡｓ層の上にドナー不
純物をドープしたＡ　ｌｊ　Ｇ　ａ　Ａ　ｓ　刀を形成
し、両者の間で形成されるヘテロ接合界面のＧａＡｓ側
に誘起される三角ポテンシャルの底部に形成された２次
元電子層をチャネルとする構造の変調ドープ単一へテロ
構造ＦＥＴ（ＨＥＭＴと呼称される）が考案され、盛ん
に研究がなされている。上記の単一へテロ構造ＦＥＴの
チャネル電子の易動度は８０００ｄ／Ｖ−ｓｅｃ　＊飽
和速度は１、２　Ｘ　１０　ｃｍ／ｓｅｃ程度に達し、
チャネル走行時間は同寸法のＧａＡｓショットキーゲー
ト型ＦＥＴに比べ改善された。

近年、サブミクロンプロセス技術の進歩により、０．２
５μｍのゲート長を有したＦＥＴが再現性よく形成され
るようになり、それらの研究が盛んに行われていること
は上記の通りである。チャネル長が０．２５μｍあるい
はそれ以下のＦＥＴにおいては、チャネルを走行する電
子はほとんど散乱を受ける間もなくドレインに達する、
言わゆるニア−パリスティックな電子の輸送形態をとる
。このような場合は、電子の散乱機構を抑制することで
得られる高い易動度や高い飽和速度によって、電子のチ
ャネル走行時間を大きく低減することは期待できず、む
しろソース側に存在する遅い電子をチャネルに印加され
た電界で最高速度に加速するために要する時間を短縮す
ることが重要であると考えられている。シミュレーショ
ン等の結果からソース側に存在する遅い電子が最高速度
に達することに要する時間は約０．５ｐｓと言われてい
る。

０．２μｍのチャネル長を有するＦＥＴのチャネル走行
時間が２ｐｓ程度であること考慮すれば、上記の電子加
速時間の占める割合は大きい。

以上のようなことに鑑みて、ｎ中型のＧａＡｌＡｓをソ
ース電照下に設けｎ型ＧａＡｓ層をチャネルとして有し
、ｎ＋型ＧａＡｓをドレイン電極下に設けたＦＥＴが考
案されている。

上記のよりなＦＥＴでは、ソースのｎ＋領領域らチャネ
ル領域に移る際にＡｊ？ＧａＡｓとＧａＡｓの電子親和
力の差により形成された静電ポテンシャルの飛びによっ
て瞬時に加速され大電子（以後、ホットな電子と呼称す
る）がチャネル領域に注入されるので、ソースのｎ＋領
領域熱平衡状態にある遅い電子をより短時間で最高速度
に達せしめることができる。従ってチャネ／Ｌ／を走行
する電子の平均速度を高めることが期待できる。

〈発明が解決しようとする問題点〉 上記のようなホットな電子の注入機構を有するＦＥＴは
、飛躍的な高周波、高速性能の向上が期待されているに
もかかわらず、ソース・ドレイン間の電流路が横切るご
とくなる面にＧａＡｓとＧａＡｌＡｓのへテロ接合界面
を良好に形成するに際して生ずるプロセス上の困難全克
服することが出来ず、今だ実現には至っていない。

本発明は上記の点に鑑みて創案されたものであり、ソー
ス・ドレイン間の電流路が横切る如くなる面にヘテロ接
合界面を意図して設けることなく、電子が走行すべき方
向に有効に働く、静電ポテンシャルのとびを有するよう
なホットな電子の注入機構を有する電界効果トランジス
タを提供することを目的としている。

〈問題点を解決するための手段〉 上記の目的を達成するため、本発明は厚みが２００Ａ以
下である第１の半導体層を有し、この第１の半導体層よ
シミ子親和力の小さい第２の半導体層が第１の半導体層
の一方の主面側に接して設けられ、且つ上記の第１の半
導体よシミ子親和力の小さい第３の半導体層が上記の窟
１の半導体層の他方の主面側に接して設けられることで
形成される井戸層を電流路として用いる電界効果トラン
ジスタであって、上記の電流路は、ゲート電極のドレイ
ン側端面よりもソース側に位置しソース領域のゲート側
端面よりもドレイン側に位置する而を境界面として、ソ
ース領域のゲート側端面から上記の境界面までの領域で
なる電流路の第１の部分と、上記の境界面からドレイン
領域のゲート側端面までの領域でなる電流路の第２の部
分とから構成し、更に上記の電流路の第１の部分はＧａ
Ａｓ結晶の（１１１）面もしくは（ｌｉｒ）面にＭ　Ｂ
　Ｅ法で成長されたエピタキシャル層によって構成し、
上記の電流路の第２の部分はＧａＡｓ結晶の（１００）
面にＭＢＥ法で成長されたエピタキシャル層によって構
成するように成している。

〈作　用〉 上記のように構成することにより、電界効果トランジス
タの電流路を走行する電子は、上記の境界面を通過する
際に静電ポテンシャルの飛びによって瞬時に加速された
ホットの電子となってチャネル領域に注入されることに
なり、この結果、チャネルを走行する電子の平均速度が
高められる。

〈実施例〉 以下、本発明を実施例によシ具体的に説明する。

第１図は本実施例によるＦＥＴの構造を示す断面図であ
る。

この第１図に示すＦＥＴは、［０１１〕方向をチャネル
電子の走行方向とし、（１００）の半絶縁性ＧａＡｓ基
板１３の上に構成しているが、この基板１３にはウェッ
トエツチング工程により、！１図に示しているような面
方向（０１１）の境界面４と、この境界面４から距離０
．２５μｍ離れた場所に選ばれている面方位（０１１）
の境界面５とではさまれた領域６に面方位（１１１）の
面の露出部分を、予め設けておシ、上記した半絶縁性基
板１３の上に分子線エピタキシャル法により、１μｍの
厚さ設定でノンドープＧａＡｓ層１２と、４５０Ａの厚
さ設定でノンドープＡ　Ｎｏ、３　Ｇ　ａｏ、ｙ　Ａｓ
層３と、１００Ａの厚さ設定でノンドープＧａＡｓ層１
と、４５０λの厚さＯｎ”Ａ６ｏ、３ＧａＯ，ｙ　Ａｓ
層２（ドナー密度Ｉ　Ｘ　１０”ｃｍ−”　）と、３０
０λの厚さ設定でドナー密度Ｉ　Ｘ　１０１８ｃｍ−”
のｎ”ＧａＡｓ層１１とを１頃に成長させており、厚み
が２００λ以下である第１の半導体層としてのエネルギ
ー禁制帯幅の小さな材料よりなる上記のノンドープＧａ
Ａｓ層１と、この第１の半導体よシミ子親和力の小さい
君２の半導体層としてのＧａＡｓ層１よりエネルギー禁
制帯幅の大きい材料よりなる上記のｎ”　Ａ　ｌｔ３．
３Ｇ　ａｏ、７　Ａ　ｓ層２と、上記の第１の半導体よ
り電子親和力の小さい第３の半導体層としてのＧａＡｓ
層ｌよりエネルギー禁制帯幅の大きい材料よりなる上記
のノンドープのＡＪ？６．３Ｇａ６．７Ａｓ層３とで変
調ドープ単一量子井戸構造となすように構成している。

したがってエピタキシャル層は、上記した境界面４と境
界面５ではさまれた部分に成長した（　１１１　）固成
長部分６と、それ以外の（ｉｏｏ　）固成長部分とに分
かれている。

この第１図に示した本発明の一実施例としてのＦＥＴで
は、ソース電極１５とゲート長０．２μｍを有するゲー
ト電極１４の間に（１１１）固成長部分６が位置するよ
うに構成しており、ゲート電極１４のソース側端面は（
１００）固成長部分の上にあるが、できる限！１）（１
１１）固成長部分６との境界面４に近づけている構造を
とる。またソース電極１５の下部及びドレイン電極１６
の下部にはそれぞれソース側のｎ＋領域９（ドナー密度
Ｉ　Ｘ　１００ｍ−３）とドレイン側のｎ＋領域１０（
ドナー密度ｌＸｌ０ＣＩ１１−３）をイオン注入法によ
り設けており、ソース側のｎ＋領域９のゲート側端面は
（１１１）固成長部分６の内部にあるよう設定している
。

ＦＥＴの電流路は、ソース側のｎ＋領域９のゲート側端
面から上記の境界面４までの領域内にあるＧ　ａＡｓ層
１によって構成される電流路の窮１の部分７と、上記の
境界面４からドレイン側ｎ＋領域１０のゲート側端面ま
での領域内にあるＧａＡｓ層１によって構成される電流
路の第２の部分とで構成している。

以上のように、本発明の一実施例においては、ＦＥＴの
電流路の第１の部分はＭＢＥ法によってＧａＡｓ結晶の
（１１１）面に成長された量子井戸構造で構成し、電流
路の第２部分は電流路の第１の部分と同時にＭＢＥ法に
よってＧａＡｓ結晶の（１００）面に成長された量子井
戸構造で構成している。

次に、上記のように構成したＦＥＴが、ホットな電子の
注入機構を有するＦＥＴであることを説明する。

ＧａＡｓ結晶上のＭＢＥ成長時に起こる現象のひとつと
して、成長速度が結晶面方位によって異なることは良く
知られており、ＧａＡｓ結晶の（１１１）面上でのｍ−
ｖ族生導体のエピタキシャル成長速度は同結晶の（１０
０）面上での成長速度よりも小さい。従がって、上記し
たＦＥＴの電流路の７！Ｓ１の部分を構成する量子井戸
層は上記の現象に基づいて、電流路の第２の部分を構成
する量子井戸層よりも厚みが薄くなっている。

第２図は、電流路の嘉１の部分の電子走行方向に垂直で
（１１１）而に垂直な方向（［１１１］方向片のエネル
ギー帯図を示しておシ、また、第３図は電流路の酊２の
部分の電子走行方向に垂直で（１００）面に垂直な方向
（［１００］方向）でのエネルギー帯図を示している。

第２図及び第３図において、領域１はノンドープのＧａ
Ａｓ層を、領域２はｎ＋Ａ　ｌ　（１，３Ｇ　ａｏ、７
　Ａｓ層を、領域３はノンドープのＡｅｏ、３Ｇａｏ、
７ＡＳ層を成長させた部分をそれぞれ表現するものとし
、またｎ”ＡＪ（４ｓＧａＯ，’７Ａ８層２とノンドー
プのＧａＡｓ層１のへテロ界面のスパイク部のエネルギ
ーレベルｅＥ（、ノツチ部のエネルギーレベルヲＥ（Ｔ
として、量子井戸に蓄積される二次元電子の最底エネル
ギーレベルをＥｌとすると、Ｅ、−Ｅ、−の値は次式で
概算される。

なお、（１）式においてｈはブランク定数、ｍはＧａＡ
ｓの電子有効質量Ｌｗは、量子井戸層の厚みを示す。

電流路の第２の部分を構成する量子井戸層の層厚は、第
３図に示されているように、１００Ａとなっているが、
電流路の第１の部分を構成する量子井戸層の層厚は、前
述した理由により７０Ａとなっている。従がって電流路
のｚ２の部分のＥ、−Ｅ：の値は、６０ｍｅＶであるが
、電流路の第１の部分のＥｌ−Ｅ；Ｔの値は１２０　ｍ
ｅＶとなる。

第４図は、ソース電照が接地され、適当なバイアス電圧
がドレイン電極に印加されている場合におけるＦＥＴの
電流路のエネルギーレベルＥ吉。

Ｅ、、Ｅτ及ヒ静電ポテンシャルＶ（Ｘ）のソースから
の距離Ｘに対する変化を示している。

嘉４図において領域７は電流路の第１の部分、領域８は
電流路の第２の部分をそれぞれ示すものであり、領域１
７はゲート電極下のチャネル領域を示すものである。第
４図に示すように電子の最低エネルギーレベルＥ１は領
域７と領域８の境界で不連続的に下がる。これに伴って
電流路の静電ポテンシャルは上記の境界面で不連続的に
上がる。

したがって、第１図に示した構造のＦＥＴの電流路を走
行する電子は上記の境界面を通過する際に、静電ポテン
シャルのとびによって瞬時に加速されたホットな電子と
なってチャネル領域に注入される。その結果、本欄、造
のＦＥＴでは短時間で、電子を最高速度にまで加速され
ることになり、チャネル番走行する電子の平均速度が高
められることになる。

〈発明の効果〉 以上のように、本発明によれば、ＭＢＥ成長層の成長速
度の結晶面方位依存性を利用した、チャネルへのホット
な電子の注入機構を有するＦＥＴが実現され、極めて良
好な動作特性を有するＦＥＴが得られ、個別素子ならず
集積回路及び、オプトエレクトロニクス関係へも応用が
期待される。

【図面の簡単な説明】

第１図は本発明の一実施例の構造を示す断面図、第２図
は本発明の一実施例における電流路の第１の部分の深さ
方向でのエネルギー帯を示す図、第３図は本発明の一実
施例における電流路の第２の部分の深さ方向でのエネル
ギー帯を示す図、第４図は本発明の一実施例における電
流路の電子走行方向でのエネルギー帯及び静電ポテンシ
ャルの変化を示す図である。 ｌ・・・ノンドープのＧａＡｓ層、　２・・・ｎ＋のＡ
６（、，３Ｇａｏ、ｙＡｓ層、　３・・・ノンドープの
Ａ１．．３Ｇａ０．ｙＡｓ層、　４・・・境界面、　５
・・・境界面、６・・・（１１１）固成長部分、　７・
・・電流路の第１の部分、　８・・・電流路の第２の部
分、　９・・・ソース側のｎ＋領領域１０・・・ドレイ
ン側りｎ＋領域、　１１・・・ｎ＋のＧａＡｓ層、　１
２・・・ノンドープのＧａＡｓ層、　１３・・・半絶縁
性ＧａＡｓ基板、　１４・・・ゲート電極、　１５・・
・ソース電極、１６・・・ドレイン電極、　１７・・・
ゲート直下のチャネル領域。 代理人　弁理士　　杉　山　毅　至（他１名）＠Ｉ編

Claims (1)

1. 【特許請求の範囲】 １、厚みが２００Å以下である第１の半導体層と、該第
   １の半導体層の一方の主面側に接して設けられた該第１
   の半導体より電子親和力の小さい第２の半導体層と、上
   記第１の半導体層の他方の主面側に接して設けられた上
   記第１の半導体より電子親和力の小さい第３の半導体層
   とによって形成される井戸層を電流路として用いる電界
   効果トランジスタであって、 上記電流路は、ゲート電極のドレイン側端面よりもソー
   ス側に位置し、ソース領域のゲート側端面よりもドレイ
   ン側に位置する面を境界面として、ソース領域のゲート
   側端面から該境界面までの領域で成る電流路の第１の部
   分と、上記境界面からドレイン領域のゲート側端面まで
   の領域で成る電流路の第２の部分と、 から構成され、 かつ、上記電流路の第１の部分はＧａＡｓ結晶の（１１
   １）面もしくは（１■■）面にＭＢＥ法で成長されたエ
   ピタキシャル層によって構成され、上記電流路の第２の
   部分はＧａＡｓ結晶の（１００）面にＭＢＥ法で成長さ
   れたエピタキシャル層によって構成されていることを特
   徴とする電界効果トランジスタ。