JPS63312646A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS63312646A JPS63312646A JP14953487A JP14953487A JPS63312646A JP S63312646 A JPS63312646 A JP S63312646A JP 14953487 A JP14953487 A JP 14953487A JP 14953487 A JP14953487 A JP 14953487A JP S63312646 A JPS63312646 A JP S63312646A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Local Oxidation Of Silicon (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はフリップチップ方式により実装された半導体装
置に関し、特に配線保護用絶縁膜に起因する不良を低減
したフリップチップ実装半導体装置に関する。
置に関し、特に配線保護用絶縁膜に起因する不良を低減
したフリップチップ実装半導体装置に関する。
［従来の技術］
ＩＣ実装技術において半導体基板と配線基板とをフリッ
プチップ技術により接続するようにした半導体装置（以
下フリップチップＩＣという）が知られている。この装
置は半導体基板の配線保護用絶縁膜（以下パッシベーシ
ョン膜という）の上に形成された外部出力用電極部材（
以下コンタクト電極という）と配線基板の配！！ｉｌ電
極層とをハンダにより接続するものであり、コンタクト
電極に突起型ｈ＜バンプ）を設けたバンプ方式と、配線
電極層を盛上げたペデスタル方式とがある。
プチップ技術により接続するようにした半導体装置（以
下フリップチップＩＣという）が知られている。この装
置は半導体基板の配線保護用絶縁膜（以下パッシベーシ
ョン膜という）の上に形成された外部出力用電極部材（
以下コンタクト電極という）と配線基板の配！！ｉｌ電
極層とをハンダにより接続するものであり、コンタクト
電極に突起型ｈ＜バンプ）を設けたバンプ方式と、配線
電極層を盛上げたペデスタル方式とがある。
フリップチップＩＣの上記パッシベーション膜としては
一般に、ＣＶＤ法により形成された酸化シリコン膜、窒
化シリコン膜などの無機絶縁膜（無機パッシベーション
膜という）が使用されていた。また、本出願人の出願に
よる特開昭６１年１２１４５６号公報は上記パッシベー
ション膜としてポリイミド膜またはＰ Ｓ Ｇ ＩＦＪ
を使用するフリップチップＩＣを開示している。
一般に、ＣＶＤ法により形成された酸化シリコン膜、窒
化シリコン膜などの無機絶縁膜（無機パッシベーション
膜という）が使用されていた。また、本出願人の出願に
よる特開昭６１年１２１４５６号公報は上記パッシベー
ション膜としてポリイミド膜またはＰ Ｓ Ｇ ＩＦＪ
を使用するフリップチップＩＣを開示している。
［解決を必要とする問題点１
ところが上記無機パッシベーション膜を使用するフリッ
プチップＩＣにおいては、ハンダをリフｏ−−６６時の
熱ストレスにより、上記無機パッシベーション膜に縦方
向にクラック（以下縦クラックという。）が発生する問
題があった。上記縦クラックは縦方向に隣接する２層の
電極（たとえばコンタクト電極とその下にパッシベーシ
ョン膜を介して隣接する電極層）間をショートしたり、
電（＠苦を断線したり、その他耐久性劣化の原因になる
ので極力防止する必要がある。
プチップＩＣにおいては、ハンダをリフｏ−−６６時の
熱ストレスにより、上記無機パッシベーション膜に縦方
向にクラック（以下縦クラックという。）が発生する問
題があった。上記縦クラックは縦方向に隣接する２層の
電極（たとえばコンタクト電極とその下にパッシベーシ
ョン膜を介して隣接する電極層）間をショートしたり、
電（＠苦を断線したり、その他耐久性劣化の原因になる
ので極力防止する必要がある。
上記縦クラックの発生問題を以下に説明する。
ハンダのりフローは過剰にリフローさせないために比較
的短時間に実施されるので半導体基板上の金属配線電極
（たとえばコンタクト電極やその上のバリヤー電極）周
辺は急速な温度変化により大きな熱ストレスを発生し、
その結果それに接する無機パッシベーション膜に縦クラ
ックが発生する。たとえば無機パッシベーション膜とし
て窒化シリコン膜を使用する時に、その熱膨張係数は１
゜−６゜ −１ ８×１０ Ｋ であり、メタル電極の熱膨ｊ辰率−６
，−１ は大体２Ｘ１０ Ｋ であり約１桁異なる。
的短時間に実施されるので半導体基板上の金属配線電極
（たとえばコンタクト電極やその上のバリヤー電極）周
辺は急速な温度変化により大きな熱ストレスを発生し、
その結果それに接する無機パッシベーション膜に縦クラ
ックが発生する。たとえば無機パッシベーション膜とし
て窒化シリコン膜を使用する時に、その熱膨張係数は１
゜−６゜ −１ ８×１０ Ｋ であり、メタル電極の熱膨ｊ辰率−６
，−１ は大体２Ｘ１０ Ｋ であり約１桁異なる。
またフリップチップＩＣのパッシベーション膜としてポ
リイミド膜などの耐熱樹脂膜を使用づる場合、上記ポリ
イミド膜は無機絶縁膜に比較して大きい熱膨張係数を持
つので、上記ハンダの加熱リフロ一時にポリイミド膜が
伸縮して、配線基板とシリコン基板とに実質的に固定さ
れているハンダ接続部分を破壊したり基板に形成された
半導体素子自体を破壊したりする場合があった。たとえ
ば、一般にＰＩＱ膜として知られている低熱膨張性膜を
使用する場合、その熱膨張係数は４．５×−タ。 −１ １０Ｋ であり、配′ａ基板として一般に使用される
アルミナ基板の熱膨張係数は６Ｘ１０−６゜Ｋ であり
、シリコン基板の熱膨張係数は３．５６Ｏ−１ Ｘ１０ Ｋ であり、それぞれ大幅に異なる。
リイミド膜などの耐熱樹脂膜を使用づる場合、上記ポリ
イミド膜は無機絶縁膜に比較して大きい熱膨張係数を持
つので、上記ハンダの加熱リフロ一時にポリイミド膜が
伸縮して、配線基板とシリコン基板とに実質的に固定さ
れているハンダ接続部分を破壊したり基板に形成された
半導体素子自体を破壊したりする場合があった。たとえ
ば、一般にＰＩＱ膜として知られている低熱膨張性膜を
使用する場合、その熱膨張係数は４．５×−タ。 −１ １０Ｋ であり、配′ａ基板として一般に使用される
アルミナ基板の熱膨張係数は６Ｘ１０−６゜Ｋ であり
、シリコン基板の熱膨張係数は３．５６Ｏ−１ Ｘ１０ Ｋ であり、それぞれ大幅に異なる。
また、ＰＳＧ膜などの低融点ガラス膜をパッシベーショ
ン膜として使用するフリップチップＩＣも可能であるが
、工程が複雑であり量産性に劣るという問題をもってい
る。
ン膜として使用するフリップチップＩＣも可能であるが
、工程が複雑であり量産性に劣るという問題をもってい
る。
従って本発明は上記問題を改善し、封止能力が高く配線
不良の少ないパッシベーション膜をもつフリップチップ
ＩＣを提供することを目的とする。
不良の少ないパッシベーション膜をもつフリップチップ
ＩＣを提供することを目的とする。
［問題点を解決するための手段］
本発明の半導体装置は、半導体素子を形成された一主表
面上に配線保護用絶縁膜をもち上記保護用絶縁膜上に外
部出力用電極部材をもつ半導体基板と、上記半導体基板
と対向して配置され配線電極層をもつ配線基板と、上記
外部出力用電極部材と上記配線電極層を直接にまたはバ
ンプを介して接続するハンダと、をもつ半導体装置にお
いて、上記配線保護用絶縁膜は耐熱性樹脂膜とその上に
堆積された無償絶縁１１Ｑとを備えるように構成されて
いる。
面上に配線保護用絶縁膜をもち上記保護用絶縁膜上に外
部出力用電極部材をもつ半導体基板と、上記半導体基板
と対向して配置され配線電極層をもつ配線基板と、上記
外部出力用電極部材と上記配線電極層を直接にまたはバ
ンプを介して接続するハンダと、をもつ半導体装置にお
いて、上記配線保護用絶縁膜は耐熱性樹脂膜とその上に
堆積された無償絶縁１１Ｑとを備えるように構成されて
いる。
［作用］
本発明の半導体装ｎにおいて、半導体基板と配Ｉｇ板と
をハンダのりフローにより接続する時に、下層パッシベ
ーション膜であり大きな熱膨張率をもつ耐熱性樹脂膜（
たとえばポリイミド膜）の熱膨張は、その上に堆積され
小さな熱膨張率をもつ１岡パッシベーションｖＡ（たと
えば酸化シリコン膜または窒化シリコン膜）により良好
に抑圧される。
をハンダのりフローにより接続する時に、下層パッシベ
ーション膜であり大きな熱膨張率をもつ耐熱性樹脂膜（
たとえばポリイミド膜）の熱膨張は、その上に堆積され
小さな熱膨張率をもつ１岡パッシベーションｖＡ（たと
えば酸化シリコン膜または窒化シリコン膜）により良好
に抑圧される。
更に、下層パッシベーション膜である耐熱樹脂膜の吸湿
は上層パッシベーション膜である無１火絶縁膜により防
止され、逆に上層パッシベーション膜である無機絶縁膜
のクラックは下層パッシベーション膜である耐熱樹脂膜
により封止される。
は上層パッシベーション膜である無１火絶縁膜により防
止され、逆に上層パッシベーション膜である無機絶縁膜
のクラックは下層パッシベーション膜である耐熱樹脂膜
により封止される。
［効果］
上記説明したように、本発明の半導体装置はフリップチ
ップＩＣの配線保護のために、耐熱樹脂膜である下層パ
ッシベーション膜と無機絶縁膜である上層パッシベーシ
ョン膜とを備えているので、ハンダのりフロ一時に発生
する下層パッシベーション膜の熱膨張を、下層パッシベ
ーション膜の下の絶縁膜と上層パッシベーション膜との
サンドインチ構造により良好に抑止でき、半導体基板と
配線基板とに固定されているハンダなどの接続部の接続
不良を防止することができる。
ップＩＣの配線保護のために、耐熱樹脂膜である下層パ
ッシベーション膜と無機絶縁膜である上層パッシベーシ
ョン膜とを備えているので、ハンダのりフロ一時に発生
する下層パッシベーション膜の熱膨張を、下層パッシベ
ーション膜の下の絶縁膜と上層パッシベーション膜との
サンドインチ構造により良好に抑止でき、半導体基板と
配線基板とに固定されているハンダなどの接続部の接続
不良を防止することができる。
また、下層パッシベーション膜の吸湿を上層パッシベー
ション膜により防止し、上層パッシベーション膜のクラ
ックを下層パッシベーション膜により封止できる。従っ
て本発明によれば、高い配線保護能力をもち接続不良の
少ないフリップチップＩＣを製造することができる。
ション膜により防止し、上層パッシベーション膜のクラ
ックを下層パッシベーション膜により封止できる。従っ
て本発明によれば、高い配線保護能力をもち接続不良の
少ないフリップチップＩＣを製造することができる。
［実施例］
実施例１
本発明のフリップデツプＩＣの１実施例模式図を第１図
に示し、ハンダバンプ２の周辺部の拡大断面図を第２図
に示す。
に示し、ハンダバンプ２の周辺部の拡大断面図を第２図
に示す。
本発明装置は、半導体基板１と、それと対向してｌ！ｉ
ｌ！置された配線基板２と、半導体基板１のコンタクト
電極１４と配Ｍ基板２の配線電極層２２とをフェイスダ
ウン接続するハンダバンプ３とからなる。
ｌ！置された配線基板２と、半導体基板１のコンタクト
電極１４と配Ｍ基板２の配線電極層２２とをフェイスダ
ウン接続するハンダバンプ３とからなる。
半導体基板１は、Ｐ形シリコン基板１１と、その表面に
ＬＯＣＯ８酸化法により形成されたＯ９６μｍ厚の酸化
シリコン膜１２と、酸化シリコン膜１２を選択的に開孔
して基板１１の表面にドープされたＮ十領域１３と、Ｎ
十領域１３と酸化シリコン摸１２上に真空蒸着またはス
パッタリングで形成された０、３μｍ厚のアルミ電極線
（コンタクト電極）１４と、その上に形成された０、
８μｍ厚のポリイミド膜１５と、その上にプラズマＣＶ
Ｄ法により堆積された０、４μｍ厚の窒化シリコン膜１
６とからなり、更にポリイミド膜１５と酸化シリコン膜
１６との開孔部１８にコンタクト電極１４に接続される
ように形成されたバリヤメタル電１ｆ！１７をもつ。
ＬＯＣＯ８酸化法により形成されたＯ９６μｍ厚の酸化
シリコン膜１２と、酸化シリコン膜１２を選択的に開孔
して基板１１の表面にドープされたＮ十領域１３と、Ｎ
十領域１３と酸化シリコン摸１２上に真空蒸着またはス
パッタリングで形成された０、３μｍ厚のアルミ電極線
（コンタクト電極）１４と、その上に形成された０、
８μｍ厚のポリイミド膜１５と、その上にプラズマＣＶ
Ｄ法により堆積された０、４μｍ厚の窒化シリコン膜１
６とからなり、更にポリイミド膜１５と酸化シリコン膜
１６との開孔部１８にコンタクト電極１４に接続される
ように形成されたバリヤメタル電１ｆ！１７をもつ。
バリアメタル電極１７は基板側から順番にＣｒ１Ｑｕ、
ＡＬＪの順に形成された複層１極であり、真空蒸着また
はスパッタリングで形成されるものである。
ＡＬＪの順に形成された複層１極であり、真空蒸着また
はスパッタリングで形成されるものである。
ポリイミド膜１５はスピンコードして４００℃で硬化さ
せたものである。
せたものである。
上記開孔部（コンタクトホール）１８はまずフォトレジ
ストマスクにより窒化シリコン膜１６を選択エツチング
し、次に窒化シリコンＩＩ！１１６をマスクとしてポリ
イミド膜１５を選択エツチングして開孔されている。
ストマスクにより窒化シリコン膜１６を選択エツチング
し、次に窒化シリコンＩＩ！１１６をマスクとしてポリ
イミド膜１５を選択エツチングして開孔されている。
配ＩＮ塁板２は、アルミナ基板２１の表面に真空蒸着ま
たはスパッタリングで形成されたアルミ配線電極層２２
をもつ。
たはスパッタリングで形成されたアルミ配線電極層２２
をもつ。
ハンダバンプ３は、バリアメタル電極１７の上にメッキ
法により形成されるものである。
法により形成されるものである。
半導体基板１と配線基板２とを接続するには、それらを
対向させて所定位置に保持しつつリフロー用加熱炉中で
約２５０℃、数十秒間保持することによりハンダバンプ
３をリフローさせ、その後で上記真空加熱炉から取出し
て冷却し、両基板を結合すればよい。
対向させて所定位置に保持しつつリフロー用加熱炉中で
約２５０℃、数十秒間保持することによりハンダバンプ
３をリフローさせ、その後で上記真空加熱炉から取出し
て冷却し、両基板を結合すればよい。
なお本実施例の７リツプチツプＩＣにおいて、上層パッ
シベーション膜は窒化シリコン膜９に限定されず、耐熱
樹脂膜よりも小さい熱膨張係数をもつ多くの無機絶縁膜
を使用できる。たとえば、減圧ＣＶＤ法により４００℃
で酸化シリコン膜を堆積することも可能である。
シベーション膜は窒化シリコン膜９に限定されず、耐熱
樹脂膜よりも小さい熱膨張係数をもつ多くの無機絶縁膜
を使用できる。たとえば、減圧ＣＶＤ法により４００℃
で酸化シリコン膜を堆積することも可能である。
また、ハンダバンプ３は他のバンプを介してバリヤメタ
ル電極に接続してもよい。
ル電極に接続してもよい。
第１図は本発明の７リツプチツプ実装半導体装置の１実
施例模式図である。第２図は第１図図示装置の拡大断面
図である。 １・・・半導体基板 ２・・・配線基板
施例模式図である。第２図は第１図図示装置の拡大断面
図である。 １・・・半導体基板 ２・・・配線基板
Claims (2)
- （１）半導体素子を形成された一主表面上に配線保護用
絶縁膜をもち上記保護用絶縁膜上に外部出力用電極部材
をもつ半導体基板と、 上記半導体基板と対向して配置され配線電極層をもつ配
線基板と、 上記外部出力用電極部材と上記配線電極層とを直接にま
たはバンプを介して接続するハンダと、をもつ半導体装
置において、 上記配線保護用絶縁膜は、耐熱性樹脂膜とその上に堆積
された無機絶縁膜とで構成されていることを特徴とする
半導体装置。 - （２）耐熱性樹脂膜はポリイミド膜であり、無機絶縁膜
は窒化シリコン膜である第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149534A JP2564827B2 (ja) | 1987-06-16 | 1987-06-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149534A JP2564827B2 (ja) | 1987-06-16 | 1987-06-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63312646A true JPS63312646A (ja) | 1988-12-21 |
| JP2564827B2 JP2564827B2 (ja) | 1996-12-18 |
Family
ID=15477239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149534A Expired - Lifetime JP2564827B2 (ja) | 1987-06-16 | 1987-06-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564827B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196146A (ja) * | 1988-02-01 | 1989-08-07 | Matsushita Electron Corp | 半導体装置 |
| US7884007B2 (en) | 2002-05-21 | 2011-02-08 | Micron Technology, Inc. | Super high density module with integrated wafer level packages |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180147A (ja) * | 1984-02-27 | 1985-09-13 | Nippon Denso Co Ltd | 半導体装置 |
| JPS6257223A (ja) * | 1985-09-06 | 1987-03-12 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1987
- 1987-06-16 JP JP62149534A patent/JP2564827B2/ja not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2564827B2 (ja) | 1996-12-18 |
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