JPS63311700A - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
- Publication number
- JPS63311700A JPS63311700A JP62148555A JP14855587A JPS63311700A JP S63311700 A JPS63311700 A JP S63311700A JP 62148555 A JP62148555 A JP 62148555A JP 14855587 A JP14855587 A JP 14855587A JP S63311700 A JPS63311700 A JP S63311700A
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- Japan
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- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入力信号をサンプルパルスによってサンプリ
ングし、次のサンプルパルスの到来までその電圧を保持
するサンプルホールド回路に関するもので、特にホール
ド時間が長く必要な、例えばサンプリングサーボ等に利
用されるサンプルホールド回路に関する。
ングし、次のサンプルパルスの到来までその電圧を保持
するサンプルホールド回路に関するもので、特にホール
ド時間が長く必要な、例えばサンプリングサーボ等に利
用されるサンプルホールド回路に関する。
従来の技術
第４図は、従来より知られている一般的なサンプルホー
ルド回路の構成ブロック図である。
ルド回路の構成ブロック図である。
第４図で入力信号はオペアンプ１の正転入力Ａに供給さ
れ、オペアンプ１の出力は、スイッチ２を介して、ホー
ルドコンデンサ３とバッファ４の入力とに接続されてい
る。バッファ４はトランジスタＱ１およびＱ２で構成さ
れるダーリントン回路とそれをバイアスする電流源１１
とでなる。バッファ４の出力は、そのままこのサンプル
ホールド回路の出力Ｃとなるとともに、オペアンプ１の
反転入力に直結されて帰還ループを形成している。
れ、オペアンプ１の出力は、スイッチ２を介して、ホー
ルドコンデンサ３とバッファ４の入力とに接続されてい
る。バッファ４はトランジスタＱ１およびＱ２で構成さ
れるダーリントン回路とそれをバイアスする電流源１１
とでなる。バッファ４の出力は、そのままこのサンプル
ホールド回路の出力Ｃとなるとともに、オペアンプ１の
反転入力に直結されて帰還ループを形成している。
この回路の動作は、サンプルパルスＤの到来でスイッチ
２が閉じられ、オペアンプ１とバッファ４の出力の帰還
により、ボルテージフォロアが構成され、バッファ４か
らは入力Ａと同一電圧が、出力Ｃとして、出力される。
２が閉じられ、オペアンプ１とバッファ４の出力の帰還
により、ボルテージフォロアが構成され、バッファ４か
らは入力Ａと同一電圧が、出力Ｃとして、出力される。
この時、ホールドコンデンサ３にはその時の電圧に応じ
た電荷が蓄積され、スイッチ２が開かれた時にはホール
ドコンデンサ３はスイッチ２が開かれる寸前の電荷を保
持しているため、バッファ４の出力は以前の電圧をその
ままホールドしている。
た電荷が蓄積され、スイッチ２が開かれた時にはホール
ドコンデンサ３はスイッチ２が開かれる寸前の電荷を保
持しているため、バッファ４の出力は以前の電圧をその
ままホールドしている。
発明が解決しようとする問題点
第４図に示すサンプルホールド回路において、ホールド
時間を長（とった場合、ホールドコンデンサ３に蓄積さ
れた電荷はバッファ４の入力バイアス電流等によって徐
々に放電され、出力電圧は時間とともに変化する、いわ
ゆる、ドループが発生する。第４図に示す回路構成では
、ドループを発生する主な要因がバッファ４の入力バイ
アス電流１ｂだとすると、ホールドコンデンサ３の容量
をＣＨとし、ホールド時間をＴＨとすればホールド時間
内に次式で示す電圧変化ｅｄが生じる。
時間を長（とった場合、ホールドコンデンサ３に蓄積さ
れた電荷はバッファ４の入力バイアス電流等によって徐
々に放電され、出力電圧は時間とともに変化する、いわ
ゆる、ドループが発生する。第４図に示す回路構成では
、ドループを発生する主な要因がバッファ４の入力バイ
アス電流１ｂだとすると、ホールドコンデンサ３の容量
をＣＨとし、ホールド時間をＴＨとすればホールド時間
内に次式で示す電圧変化ｅｄが生じる。
１ ・・・・・・（１）ｅｄ＝
テ［・Ｉｂ−ＴＨ 第５図にその波形図を示す。また、この電圧変化ｅｄは
ホールド時間ＴＨの関数であり、ホールド時間が長（な
ればなるほどその変化は大きなものとなる。これを避け
るため、従来、バッファ入力段には高ｈＦＥトランジス
タ、あるいはＦＥＴトランジスタを採用し、入力バイア
ス電流を極力少なく抑える方策がとられてきたが、半導
体集積回路で構成した場合、製造プロセスが複雑となり
、コスト高となってしまう問題があった。
テ［・Ｉｂ−ＴＨ 第５図にその波形図を示す。また、この電圧変化ｅｄは
ホールド時間ＴＨの関数であり、ホールド時間が長（な
ればなるほどその変化は大きなものとなる。これを避け
るため、従来、バッファ入力段には高ｈＦＥトランジス
タ、あるいはＦＥＴトランジスタを採用し、入力バイア
ス電流を極力少なく抑える方策がとられてきたが、半導
体集積回路で構成した場合、製造プロセスが複雑となり
、コスト高となってしまう問題があった。
問題点を解決するための手段
そこで、本発明では、上記の問題を解決するために、バ
ッファ回路の入力バイアス電流に相当する電流を別回路
で供給することで、ホールドコンデンサの電荷の放出を
抑え、出力電圧の時間変化を極力小さくするものである
。
ッファ回路の入力バイアス電流に相当する電流を別回路
で供給することで、ホールドコンデンサの電荷の放出を
抑え、出力電圧の時間変化を極力小さくするものである
。
作用
この構成により、若干の回路の追加で、複雑なプロセス
を使用することなくドループ電圧の小さいサンプルホー
ルド回路が構成できる。
を使用することなくドループ電圧の小さいサンプルホー
ルド回路が構成できる。
実施例
第１図は、本発明の一実施例であるサンプルホールド回
路の構成図である。第１図において、オペアンプ１の出
力は、サンプルパルスＤで開閉されるスイッチ２を介し
て、ホールドコンデンサ３、バッファ４、および電流源
５に接続され、バッファ４の出力は、オペアンプ１の反
転入力に接続され帰還ループを構成する。この回路で、
バッファ４の出力Ｃがサンプルホールド出力であるが、
ホールド期間中のドループは、ホールド期間をＴＨ、バ
ッファ４０入カバイアス電流をＩｂ、電流源５の電流を
Ｉｃ、ホールドコンデンサの容量をＣ）ｌとすると、次
式で示す値となる。
路の構成図である。第１図において、オペアンプ１の出
力は、サンプルパルスＤで開閉されるスイッチ２を介し
て、ホールドコンデンサ３、バッファ４、および電流源
５に接続され、バッファ４の出力は、オペアンプ１の反
転入力に接続され帰還ループを構成する。この回路で、
バッファ４の出力Ｃがサンプルホールド出力であるが、
ホールド期間中のドループは、ホールド期間をＴＨ、バ
ッファ４０入カバイアス電流をＩｂ、電流源５の電流を
Ｉｃ、ホールドコンデンサの容量をＣ）ｌとすると、次
式で示す値となる。
ｅ ｄ＝ □ （Ｉｂ Ｉｃ） ： Ｔ）Ｉ
−・・・■Ｈ （２）式においてＩｂ＝ Ｉｃとするとドループ電圧ｅ
ｄはゼロとなり、理想的なサンプルホールド回路が構成
できる。第２図は、第１図の回路において電流源５の供
給電流ＩＣとバッファ４の入力バイアス電流１ｂとが等
しい状態、すなわち、Ｉｂ＝Ｉｃとした時の信号波形で
ある。
−・・・■Ｈ （２）式においてＩｂ＝ Ｉｃとするとドループ電圧ｅ
ｄはゼロとなり、理想的なサンプルホールド回路が構成
できる。第２図は、第１図の回路において電流源５の供
給電流ＩＣとバッファ４の入力バイアス電流１ｂとが等
しい状態、すなわち、Ｉｂ＝Ｉｃとした時の信号波形で
ある。
第３図は、より具体的な本発明の一実施例を示す回路構
成図である。電流源５は、トランジスタＱ３．Ｑ４より
なるダーリントン回路と、そのノくイアス用電流源１２
、およびトランジスタＱ１． Ｑ２よりなるカレントミ
ラーで構成される。第３図において、トランジスタＱ３
とＱ５、Ｑ４とＱ６ならびに電流源１１と１２のそれぞ
れを、集積回路の同一チップ上に形成すると、はとんど
電気的特性の変らない回路ができる。このとき、トラン
ジスタＱ３のベース電流をトランジスタＱｌ、Ｑ２で構
成されるカレントミラーに供給すると、その出力電流１
ｃはトランジスタＱ５のベース電流１ｂとほとんど変ら
ない値となる。バイポーラ集積回路の製造プロセスにお
いて、ばらつきも含め、第３図の回路中のＩｂとＩＣの
差を１０パーセント以下に抑さえるのは、それほど難し
いことではない。この様にＩｂとＩｃの差を１０パーセ
ント以下にできれば、従来のサンプルホールド回路に比
べ、ドループ電圧を約１０分の１に改善することができ
る。
成図である。電流源５は、トランジスタＱ３．Ｑ４より
なるダーリントン回路と、そのノくイアス用電流源１２
、およびトランジスタＱ１． Ｑ２よりなるカレントミ
ラーで構成される。第３図において、トランジスタＱ３
とＱ５、Ｑ４とＱ６ならびに電流源１１と１２のそれぞ
れを、集積回路の同一チップ上に形成すると、はとんど
電気的特性の変らない回路ができる。このとき、トラン
ジスタＱ３のベース電流をトランジスタＱｌ、Ｑ２で構
成されるカレントミラーに供給すると、その出力電流１
ｃはトランジスタＱ５のベース電流１ｂとほとんど変ら
ない値となる。バイポーラ集積回路の製造プロセスにお
いて、ばらつきも含め、第３図の回路中のＩｂとＩＣの
差を１０パーセント以下に抑さえるのは、それほど難し
いことではない。この様にＩｂとＩｃの差を１０パーセ
ント以下にできれば、従来のサンプルホールド回路に比
べ、ドループ電圧を約１０分の１に改善することができ
る。
発明の効果
以上のように、本発明によれば、一般的な半導体製造プ
ロセスでドループ特性を大幅に改善したサンプルホール
ド回路の実現が可能であり、大規模な集積回路において
も、回路の一部に使用されているサンプルホールド回路
のために特殊なプロセスが必要となることもなく、安価
で高性能な集積回路が提供できる。
ロセスでドループ特性を大幅に改善したサンプルホール
ド回路の実現が可能であり、大規模な集積回路において
も、回路の一部に使用されているサンプルホールド回路
のために特殊なプロセスが必要となることもなく、安価
で高性能な集積回路が提供できる。
第１図は本発明の一実施例サンプルホールド回路の構成
ブロック図、第２図は同実施例構成の各部波形図、第３
図は本発明実施例の具体回路図、第４図は従来例サンプ
ルホールド回路の回路図、第５図は同従来例回路の各部
波形図である。 １・・・・・・オペアンプ、２・・・・・・スイッチ、
３・・・・・・ホールドコンデンサ、４・・・・・・バ
ッファ、５・・・・・・電流源。 代理人の氏名 弁理士 中尾敏男 ほか１名ｆ′−λ乍
アソ７゜ ４−−−バ・プファ ヘーーーへ刀 Ｃ・−一飢力 Ｄ゛−°プンアルハ０ルス 第２図
ブロック図、第２図は同実施例構成の各部波形図、第３
図は本発明実施例の具体回路図、第４図は従来例サンプ
ルホールド回路の回路図、第５図は同従来例回路の各部
波形図である。 １・・・・・・オペアンプ、２・・・・・・スイッチ、
３・・・・・・ホールドコンデンサ、４・・・・・・バ
ッファ、５・・・・・・電流源。 代理人の氏名 弁理士 中尾敏男 ほか１名ｆ′−λ乍
アソ７゜ ４−−−バ・プファ ヘーーーへ刀 Ｃ・−一飢力 Ｄ゛−°プンアルハ０ルス 第２図
Claims (1)
- オペアンプの出力を、サンプルパルスで開閉するスイッ
チを介して、ホールド用コンデンサおよびバッファに接
続するとともに、前記バッファの入力部に電流源を接続
し、前記バッファの出力を前記オペアンプの反転入力に
帰還したことを特徴とするサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62148555A JPS63311700A (ja) | 1987-06-15 | 1987-06-15 | サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62148555A JPS63311700A (ja) | 1987-06-15 | 1987-06-15 | サンプルホ−ルド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311700A true JPS63311700A (ja) | 1988-12-20 |
Family
ID=15455377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62148555A Pending JPS63311700A (ja) | 1987-06-15 | 1987-06-15 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0632466A2 (en) * | 1993-06-02 | 1995-01-04 | Canon Kabushiki Kaisha | Signal processing apparatus |
| US5408142A (en) * | 1992-11-25 | 1995-04-18 | Yozan Inc. | Hold circuit |
-
1987
- 1987-06-15 JP JP62148555A patent/JPS63311700A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408142A (en) * | 1992-11-25 | 1995-04-18 | Yozan Inc. | Hold circuit |
| EP0632466A2 (en) * | 1993-06-02 | 1995-01-04 | Canon Kabushiki Kaisha | Signal processing apparatus |
| EP0632466A3 (en) * | 1993-06-02 | 1995-12-13 | Canon Kk | Signal processing device. |
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