JPS63310223A - Ｃｍｉ符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、通常の２値化された１ビットのＮ１１Ｚ（
ノン・リターン・トウ・ゼロ）符号等のデータ信号に基
づいて、伝送信号等に用いられる２ビットのブロックに
符号化されたＣＭ！（コーテッド・マーク・インバージ
ョン）符号の信号を作成針るのに好適なＣＭＩ符号化回
路に関する。

〈従来の技術〉 ＣＭＩ符号とは２値化された１ビットのデータ信号を２
ビットのブロックに符号化するＩ　Ｂ２Ｂ符号の一種で
あり、例えば、データ信号“０”の場合は“Ｏビの２ビ
ットのブロックに符号化され、データ信号“ビの場合は
このデータ信号“ｌ”と直前のデータ信号“ビとの間に
発生するデータ信号“０”にかかわりなく直前のデータ
信号“ｌ”の場合と交互に“００”または“ｌビのブロ
ックに符号化された符号をいう。

従来、ＣＭＩ符号化回路としては、第７図に示すような
ものがある。第７図において、１０１゜１０２は夫々入
力端子であり、上記入力端子−１０１は上記ＮＲＺ符号
のデータ信号の入力端子であり、入力端子１０２は上記
データ信号と同期したクロック信号の入力端子である。

ラッチ回路１０３は人力された上記データ信号Ｓ−ｔを
ラブチして、クロック信号に基づいて信号Ｓ−２と信号
Ｓ−３を出力する。データ信号“ビのレベル記憶回路１
０５は上記ラッチ回路１０３から出力される上記信号Ｓ
−３とクロック信号に基づいて、上記ラッチ回路１０３
にデータ信号“ビが人力される毎に、保持している内部
レベル（“Ｏ゛または“ビ）を反転して信号Ｓ−５を出
力する。

上記入力端子１０２から入力されたクロック信号Ｓ−４
をデータ信号“０”のゲート回路１０４に入力し、上記
ラッチ回路１０３が出力する信号Ｓ−２によりゲートを
開くことにより、データ信号が“０”のときだけクロッ
ク信号Ｓ−４を信号Ｓ−６として出力する。また、上記
データ信号“ビのレベル記憶回路１０５の出力信号Ｓ−
５をデータ信号“ビのゲート回路１０６に入力し、上記
ラッチ回路１０３が出力する信号Ｓ−３によりゲートを
開くことにより、データ信号が“ビのときだけ信号Ｓ−
７を出力する。そして、合成回路１０７により上記ゲー
ト回路１０４の出力信号Ｓ−６と、上記ゲート回路１０
６の出力信号Ｓ−７とを合成してＣＭＩ符号信号Ｓ−８
を生成し、出力端子１０８に出力する。

第８図は第７図のＣＭ■符号化回路の具体的な回路図で
あり、また、第９図は第８図における各出力信号のタイ
ミングチャートである。第８図において、端子１１１は
上記ＮＲＺ符号のデータ信号の入力端子であり、端子１
１２は上記データ信号と同期したクロック信号の入力端
子である。フリップフロップ１１３で上記データ信号の
ラッチ回路１０３を構成し、ＮＯＴＯＲゲート１１９Ｏ
Ｒゲート１１６およびフリップフロップ！１７で上記デ
ータ信号“ｌ”のレベル記憶回路１０５を構成する。さ
らに、ＮＯＲゲート１１４でデータ信号“０”のゲート
回路１０４を、ＮＯＲゲート１１８でデータ信号“ビの
ゲート回路１０６を、ＥＸ−ＯＲゲート１１９で合成回
路１０７を夫々構成する。１２０はＣＭＩ符号の出力端
子である。ここで、第９図の信号ａ〜倍信号は上記第８
図における各部の出力信号を示している。

このように、データ信号“０”のゲート回路１０４でデ
ータ信号“０”をＣＭＩ符号化した信号ｒと、データ信
号“ビのゲート回路１０６でデータ信号“ビをＣＭＩ符
号化した信号ｇとを合成回路１０７で合成してＣＭＩ符
号の信号りを出力するのである。

〈発明が解決しようとする問題点〉 しかしながら、上記従来のＣＭＩ符号化回路においては
、上記データ信号“０”のゲート回路１０４とデータ信
号“１”のゲート回路１０６により、データ信号が“０
”のときと“ビのときと別々にＣＭ！符号化し、最終段
階でＥＸ−ＯＲゲートＩｔ９からなる今岐回路１０７で
、データ信号“０”をＣＭＩ符号化した信号ｆとデータ
信号“ｌ”をＣＭＩ符号化した信号ｇとを合成し、ＣＭ
Ｉ符号化された信号りを出力しているので、上記信号ｒ
と信号ｇとが上記合成回路１１０に入力されるまで通過
してくるゲート数がそれぞれ異なり、両信号間にゲート
遅延の差が生じて、第９図における信号りの矢印で示す
位置にグリッチか発生するという問題がある。

また、信号ｆと信号ｇとが通過してくるゲート数を等し
くしても、各ゲートの温度特性の違いや、高速化による
波形のひずみによりやはりグリッチが発生する。従来、
このグリッチを取り除くために２逓倍したクロックで波
形整形しているが、高速化すると上記波形がひずみグリ
ッチ幅が拡がるため、グリッチが入っているＣＭＩ符号
の、幅が拡がったグリッチと２逓倍クロックとのタイミ
ングが合った場合にビット誤りが生じるという欠点があ
る。

そこで、この発明の目的は、ＮＲＺ符号のデータ信号を
ＣＭＩ符号に符号化する場合、回路内における各信号の
ゲート遅延に影響されることがなく、ＣＭＩ符号の出力
信号にグリッチのような波形欠陥を発生することのない
、高速のデータに対しても安定したＣＭＩ符号化回路を
提供することにある。

く問題点を解決するための手段〉 上記目的を達成するため、この発明のＣＭＩ符号化回路
は、２値化されたｌビットのデータ信号を、２ビットの
ブロックに符号化するＣＭＩ符号化回路において、上記
データ信号“ビを上記２ビットノフロツクに符号化した
ときのレベルを保持するデータ”ビ時のレベル記憶回路
と、上記データ“１時のレベル記憶回路で保持している
直前のデータ信号“ビのときのレベルと、上記ｌビット
のデータ信号を上記２ビットのブロックに符号化すると
きの各ブロックの後半ビットのレベルを判定して保持す
る後半ビットレベル判定回路と、上記データ“ビ時のレ
ベル記憶回路で保持している上記直前のデータ信号“ビ
のときのレベル信号と、上記後半ビットレベル判定回路
で判定して保持している１ビット前のデータ信号に対す
る２ビットのうちの後半ビットのレベル信号と、上記デ
ータ信号とに基づいて、出力レベルを反転するか否かを
判定して、反転する必要がある場合に反転信号を出力す
る判定回路と、上記判定回路からの反転信号に基づいて
、上記出力レベルを反転させるクロック信号を制御する
ゲート回路と、上記ゲート回路から出力される上記クロ
ック信号に基づいて、予め保持している直前に出力した
信号のレベルを反転して出力する出力反転回路と、上記
後半ビットレベル判定回路から出力される上記２ビット
のブロックに符号化するときの後半ビットの判定レベル
と、上記出力反転回路から出力される２ビットのうちの
後半ビットのレベルとを比較して、上記判定レベルと後
半ビットのレベルとが異なる場合に信号を出力する比較
回路と、上記比較回路から上記判定レベルと後半ビット
のレベルとが異なることを表わす信号が出力されたとき
、上記出力反転回路から出力される信号の位相を逆転さ
せる位相制御回路とを備えたことを特徴としている。

く作用〉 入力端子より２値化された１ビットのデータ信号が入力
されると、上記データ信号に基づいて、上記データ信号
”ビを２ビットのブロック（“００”または“１１”）
に符号化したときのレベルがデータ“ビ時のレベル記憶
回路によって保持され、また、上記データ“ビ時のレベ
ル記憶回路で保持されている直前のデータ信号“ビのと
きのレベルと、上３Ｆデータ信号とに基づいて、上記１
ビットのデータ信号（“０”、“ビ）を上記２ビットの
ブロック（“０ビ、“００”、“１ビ）に符号化すると
きの各ブロックの後半ビットのレベル（“０”または“
ビ）が、後半ビットレベル判定回路によって判定されて
その結果が保持される。

次に、上記データ“１時のレベル記憶回路で保持されて
いる上記直前のデータ信号“ビのときのレベル信号と、
上記後半ビットレベル判定回路で判定されて保持されて
いる１ビット前のデータ信号に対する２ビットのうちの
後半ヒツトのレベルと、上記データ信号とに基づいて、
出力レベルを反転するか否かが判定回路によって判定さ
れて、反転する必要がある場合に反転信号が出力されろ
。

さらに、上記判定回路から反転信号が出力されると、ゲ
ート回路によって出力レベルを反転させるクロック信号
のゲートが開けられて上記クロック信号か出力される。

上記ゲート回路から上記クロック信号が出力された場合
は、出力反転回路によって予め保持されている信号のレ
ベル（“Ｏ”または“ビ）が反転されて出力され、ゲー
ト回路からクロック信号が出力されない場合は、上記出
力反転回路によってあらかじめ保持されている信号のレ
ベルがそのまま出力される。

上記後半ビットレベル判定回路によって判定された２ビ
ットのブロックに符号化するときの後半ビットの判定レ
ベルと、上記出力反転回路から出力される２ビットのう
ちの後半ビットのレベルとが比較回路によって比較され
て、上記判定レベルと後半ビットレベルとが異なる場合
には信号が出力される。そして、上記比較回路からの判
定レベルと後半ビットレベルとが異なる信号に基づいて
、位相制御回路によって上記出力反転回路から出力され
る信号の位相が逆転されて出力され、上記比較回路から
上記判定レベルと後半ビットレベルとが異なる信号が出
力されない場合は、上記出力反転回路から出力される信
号はそのまま出力される。

このように、直前の出力ビットレベルを反転あるいは非
反転することによってＣＭＩ符号化するので、複数の信
号を合成するために同期をとる必要がなく、回路内にお
ける各信号のゲート遅延に全く影響されずにＣＭＩ符号
化することができ、出力信号にグリッチが発生すること
がない。

〈実施例〉 以下、この発明を図示の実施例により詳細に説明する。

第１図はこの発明の構成を示すブロック図であり、１．
３は入力端子である。上記入力端子ｌはＮＲＺ符号等の
データ信号の入力端子であり、入力端子３は上記データ
信号と同期したクロック信号の入力端子である。ラッチ
・遅延回路５は上記入力端子ｌより入力したデータ信号
をラッチし、データ信号とその反転信号とそれぞれの半
クロツク分遅延した信号とを出力する。

データ“ｌ”時のレベル記憶回路７は、入力されたデー
タ信号に基づいてデータ信号をＣＭＩ符号化したときの
レベルを内部レベルとして保持するものである。その動
作は、データ信号“ビが入力された場合は、保持してい
る内部レベル（“０”または“ビ）を反転する。ここで
、内部レベルとは回路内に保持している信号のレベルの
ことであり、入力された上記データ信号“ビをＣＭ！符
号化した際に、“００”または′ｌビのどちらのレベル
で符号化したかを示すものである。上記内部レベルを参
照することにより、次に入力されるデータ信号“ビをＣ
ＭＩ符号化する際に、“００”または“ｌビのどちらの
レベルで符号化すべきかを判定することができる。

後半ビットレベル判定回路９は上記ラッチ・遅延回路５
でラッチした人力データ信号と、上記データ“ビ時のレ
ベル記憶回路７で保持している内部レベルすなわち直前
のデータ信号“ビをＣＭＩ符号化したレベルとに基づい
て、現任入力されたデータ信号をＣＭＩ符号化するとき
に、２ビットのブロックの後半ビットを“０”または“
ビのどちらのレベルにするかを判定して、そのレベルを
保持する。上記後半ビットレベルの判定は、具体的には
第３図の表に従って行われる。この表はデータ信号と上
記データ“１時のレベル記憶回路７で保持されている直
前のデータ信号“ビをＣＭＩ符号化したときのレベル信
号と、上記２種の信号に基づいて判定された後半ビット
レベル信号とを同列に表示し、参考のためにＣＭＩ符号
のブロックら表示している。この表により、例えばデー
タ信号“０”の場合は直前のデータ信号“ビのときの保
持レベルとは関係なく、ＣＭ！符号のブロックは“０ビ
となり、その後半ビットは“ビと判定される。同様に、
データ信号“ビの場合、直前のデータ信号“ビのときの
保持レベルが“０”であればＣＭｌ符号のブロックは“
ｌビとなるので、その後半ビットは“ビと判定される。

また直前のデータ信号“ビのときの保持レベルが“ビで
あれば、ＣＭｌ符号のブロックは“００”となり、その
後半ビットは“０“と判定される。

判定回路ＩＯは上記ラッチ・遅延回路５から人力される
入力データ信号および遅延データ信号と、上記後半ビッ
トレベル判定回路９から入力される判定出力と、上記デ
ータ“１時のレベル記憶回路７から入力される内部レベ
ル出力とに基づいて、上記入力データ信号をＣＭＩ符号
化する際に、全出力しようとするビットのレベル（出力
レベルと言う）を直前のビットのレベルに対して反転し
て出力しなければならないか否かを判定する。そして反
転すると判定したときのみゲート回路１１を開き、上記
出力レベルを反転させるクロックパルスを出力反転回路
１３へ出力する。

上記出力反転回路１３は、上記ゲート回路１１から入力
されるクロックパルスにより保持している内部レベルを
反転する。この出力反転回路１３の内部レベルは、初期
リセットされている場合は入力データ信号を正常にＣＭ
Ｉ符号化した信号を得ることができるが、上記出力反転
回路１３の内部レベルの初期値によっては、全出力しよ
うとするビットの出力レベルが正しいレベルに対して位
相が逆になってしまう場合がある。このような誤動作を
防止するために、比較回路１４で上記後半ビットレベル
判定回路９から入力される判定レベルと、上記出力反転
回路１３から入力される出力反転回路１３の内部レベル
出力のＣＭＩ符号化した２ビットのブロックの後半ビッ
トのレベルとを比較し、上記判定レベルと後半ビットの
レベルとが異なる場合は上記両レベルが異なることを表
わす信号を位相制御回路１５に出力する。そして、上記
位相制御回路！５により、出力反転回路１３から入力さ
れる出力反転回路１３の内部レベル出力の位相を逆転さ
せ、また、上記両レベルか等しい場合はそのままの位相
で出力端子１７にＣＭＩ符号の信号として出力する。

次に上記判定回路ＩＯの動作について第４．５図を参照
しながら述べる。第４図はｌビット前のデータ信号に対
するＣＭＩ符号のブロックの後半ビットのレベルに基づ
いて、今ＣＭＩ符号化しようとするデータ信号に対する
前半ビットを判定するための表であり、第５図は同様に
後半ビットを判定するための表である。また、この表は
データ信号と、デーラダ１”時のレベル記憶回路７で保
持されている直航のデータ信号“ビをＣＭＩ符号化した
ときのレベル信号と、後半ビットレベル判定回路９で保
持されている１ビット前のデータ信号に対する後半ビッ
トのレベル信号と、上記３種の信号に基づいて判定され
た上記ゲート回路１１の開または閉の判定結果とを同列
に表示している。

まず、データ信号が“０”の場合のＣＭＩ符号のブロッ
クの前半ビットのレベル判定手順について述べる。今例
えば第４図１行目に示すようにデータ信号“０”が入力
された場合は、このデータ信号“０“をＣＭＩ符号化す
ると、“０ビとなる。このとき後半ビットレベル判定回
路９に保持されている内部レベルは、今人力されたデー
タ信号の１ビット而のデータ信号を、ＣＭＩ符号化した
ときの２ヒツトのブロックの後半ビットのレベルか保持
されており、上記内部レベルが“０”であるとすると、
現在人力されたデータ信号“０“に対するＣＭＩ符号の
ブロック“０ビの前半ビットは上記１ビット前のデータ
信号に対する後半ビットと同じ“０”であるため、ＣＭ
Ｉ符号の出力信号を出力するに際し、上記出力反転回路
１３に保持されている１ビット前のデータ信号のＣＭＩ
符号における後半ビットの信号レベル“０”を反転する
必要がない。そこで、この場合はゲート回路１１を閉じ
クロックパルスを出力しないようにする。また、第４図
２行目に示すように、上記後半ビットのレベルが“ビす
なわち１ビット前のデータ信号に対するＣＭＩ符号のブ
ロックの後半ビットが“ビであるとすると、今人力され
たデータ信号“０”に対するＣＭＩ符号のブロック“Ｏ
ｌ”の前半ビットは“０”であるため、ＣＭＩ符号の出
力を出力するに際し、出力反転回路１３に保持されてい
る１ビット前のデータ信号における後半ビットのレベル
“ｌ”を“０”に反転する必要がある。そこで、この場
合は上記ゲート回路１１を開きクロックパルスを出力反
転回路１３に出力し、出力反転回路１３で保持している
ＣＭＩ符号化の出力信号のレベルを反転させて、ＣＭＩ
符号のブロックの前半ビットを出力させる。

このように、データ信号が、“０”の場合には直前のデ
ータ信号“ビのときの保持レベルには関係なくＣＭＩ符
号のブロックの前半ビットを判定する。

次に、データ信号が“ｌ”の場合のＣＭＩ符号のブロッ
クの射手ビットのレベル判定手順について述べる。デー
タ信号“ビが入力された場合は、直前のデータ信号“ビ
をＣＭ！符号化したときのレベルすなわちデータ“１時
のレベル記憶回路７で保持している内部レベルにより、
現在入力されたデータ信号“ビを“００゛または“１１
”のどちらのレベルで符号化するかを判定し、その判定
結果に対して、データ信号“０”のときと同様にして、
出力反転回路１３で保持している内部レベルである１ビ
ット前のデータ信号におけるＣＭＩ符号のブロックの後
半ビットレベルに対して反転するかしないかを第４図の
表に示すように判定してゲート回路１１を制御する。

次に、データ信号が“０”の場合のＣＭＩ符号のブロッ
クの後半ビットのレベル判定手順について述べる。デー
タ信号“Ｏ”をＣＭＩ符号化する場合ＣＭＩ符号“０ビ
の後半ビットのレベル“ビは前半ビットのレベル“０”
に対して反転する必要かあるので、第５図１行目のよう
にゲート回路１１を開きクロックパルスを上記出力反転
回路１３に出力して、上述のようにしてすでに出力し出
力反転回路１３に保持されている前半ビットのレベルを
反転してＣＭＩ符号のブロックの後半ビットを出力する
。

次に、データ信号“ｌ“の場合のＣＭＩ符号のブロック
の後半ビットのレベル判定手順について述べろ。データ
信号“ｌ”をＣＭＩ符号化する場合、ＣＭＩ符号の後半
ビットのレベルは前半ビットのレベルと同じレベルであ
るので、第５図２行目のようにゲート回路１１を閉じて
出力反転回路１３に保持されている内部レベルをそのま
ま出力する。

以上のように判定回路１０は、ＣＭＩ符号のブロックの
出力しようとしている前半または後半ビットを、出力反
転回路１３に保持されているｌピッ　　　　′ト前のＣ
ＭＩ符号のブロックの後半ビットあるいは同一ブロック
内の前半ビットと比較し、それぞれ反転が必要な場合の
みゲート回路１１を開いてクロックパルスを出力反転回
路１３に出力するように動作する。

第２図は第１図に示したブロック図の一実施例の回路を
示し、２１はＮＲＺ符号等のデータ信号入力端子であり
、２３は上記データ信号と同期したクロック信号の入力
端子である。フリップフロップ２５．２６でデータ信号
の上記ラッチ・遅延回路５を形成する。ＮＯＴＯＲゲー
ト４１ＡＮＤゲート３０．３１およびフリップフロップ
３４．３５で上記後半ビットレベル判定回路９を形成し
、ＡＮＤゲート３７およびフリップフロップ３２．３９
で上記データ“１時のレベル記憶回路７を形成する。ま
た、ＥＸ−ＯＲゲート４１は上記判定回路１０の一部を
形成し、ＡＮＤゲート４４．４５゜４６は判定回路ｌＯ
兼ツクロックパルス上記ゲー、　ト回路１１を形成する
。フリップフロップ４８゜４９．５０およびパリティチ
ェック回路５１で出力反転回路１３を形成し、フリップ
フロップ５３゜５４．５５およびＥＸ−ＯＲゲート５６
で各ＣＭ■符号のブロックの後半ビットを比較判定する
上記比較回路１４を形成する。ＥＸ−ＯＲゲート５７は
上記位相制御回路１５であり、また、ＥＸ−ＯＲゲート
５８．５９は、上記クロック信号とその反転信号とにゲ
ート遅延の差が生じないように出力する回路であり、６
０はＣＭＩ符号の出力端子である。

ここで、上記パリティチェック回路５１は、入力Ａ、Ｂ
ＸＣのうちレベル“ビである信号が偶数個（０または２
）であればレベル゛ビを、また奇数個（ｌまたは３）で
あればレベル“０”を出力端子ΣＥＶＥＮから出力する
。すなわち、入力端子Ａ、Ｂ１Ｃのうちどれか１つの入
力レベルが反転したときに、出力端子ΣＥＶＥＮからの
出力レベルを反転する回路である。

この実施例における第２図に示す回路はこれに限るもの
ではなく、第１図に示したブロック図の作用を実現する
ような回路であればどのような回路を用いてもよい。

第６図は、第２図においてＡ−Ｍで示した各部の信号を
表示した図である。図中データ信号ＡをＣＭＩ符号化し
た信号が求める出力信号Ｍである。

また、出力信号Ｍの下にＣＭＩ符号化前の信号Ａを並列
して示した。

換言すれば、この発明は、データ信号Ａを連続した２ビ
ットのブロック列であろＣＭＩ符号符号信号待号化する
に際し、上記データ信号Ａと直前のデータ信号”ビにお
けるＣＭＩ符号レベし信号Ｅと１ビット前のデータ信号
におけるＣＭＩ符号の後半ビットレベル信号Ｇとに基づ
いて、今出力しようとしているＣＭＩ符号のブロックの
１ビットのレベルは、直前に出力した１ビットのレベル
を反転して出力すべきか否かを順次１ビットずつ判定し
て出力する。したかって２種の信号を合成するために同
期をとる必要がなく、グリッチが発生しない。

〈発明の効果〉 以上より明らかなように、この発明のＣＭＩ符号化回路
は、１ビット前のデータ信号に対する２ヒツトのブロッ
クの後半ビットのレベルを判定・保持し、この１ビット
前のデータ信号に対する後半ビットのレベル信号と、直
前のデータ信号″ビのときのレベル信号と、２値化され
た１ビットのデータ信号とに基づいて、判定回路によっ
て次に出力すべき出力レベルを反転するか否かを判定し
て、この判定結果により出力反転回路によってあらかじ
め保持している直前に出力した信号のレベルを、反転あ
るいは非反転して出力するようにしたので、ＣＭＩ信号
を作成するために２種以上の信号を同期をとって合成す
る必要かな（、回路内の各信号のゲート遅延には関係な
くグリッチが発生するのを確実に防ぐことができる。し
たがって、温度変化によるゲート遅１．１の変化の激し
い場所での伝送装置内に使用することができ、従来の素
子のままで容易に高速化することができる。

【図面の簡単な説明】

第１図はこの発明のＣＭＩ符号化回路の一実施例を示す
ブロック図、第２図は上記実施例の回路図、第３図は後
半ビットレベル判定回路の動作を示す図、第４図は判定
回路の後半ビットから前半ビットを判定する動作を示す
図、第５図は判定回路の前半ビットから後半ビットを判
定する動作を示す図、第６図は第２図の回路図における
各部の信号のタイミングチャート、第７図は従来のＣＭ
Ｉ符号化回路のブロック図、第８図は上記従来例の回路
図、第９図は第８図の回路図における各部の信号のタイ
ミングチャートである。 ｌ・・・データ信号入力端子、 ７・・・データ“１時のレベル記憶回路、９・・後半ビ
ットレベル判定回路、１０・・・判定回路、１３・・出
力反転回路、　　　　　　１４・・・比較回路、１５・
・・位相制御回路。 特　許　出　願　人　　シャープ株式会社代　理　人　
弁理士　　青　山　葆　ほか２名第３図 第４図 第５図 第６図 第９図

Claims (1)

【特許請求の範囲】
1. （１）２値化された１ビットのデータ信号を、２ビット
   のブロックに符号化するＣＭＩ符号化回路において、 上記データ信号“１”を上記２ビットのブロックに符号
   化したときのレベルを保持するデータ“１”時のレベル
   記憶回路と、 上記データ“１”時のレベル記憶回路で保持している直
   前のデータ信号“１”のときのレベルと、上記１ビット
   のデータ信号を上記２ビットのブロックに符号化すると
   きの各ブロックの後半ビットのレベルを判定して保持す
   る後半ビットレベル判定回路と、 上記データ“１”時のレベル記憶回路で保持している上
   記直前のデータ信号“１”のときのレベル信号と、上記
   後半ビットレベル判定回路で判定して保持している１ビ
   ット前のデータ信号に対する２ビットのうちの後半ビッ
   トのレベル信号と、上記データ信号とに基づいて、出力
   レベルを反転するか否かを判定して、反転する必要があ
   る場合に反転信号を出力する判定回路と、 上記判定回路からの反転信号に基づいて、上記出力レベ
   ルを反転させるクロック信号を制御するゲート回路と、 上記ゲート回路から出力される上記クロック信号に基づ
   いて、予め保持している直前に出力した信号のレベルを
   反転して出力する出力反転回路と、上記後半ビットレベ
   ル判定回路から出力される上記２ビットのブロックに符
   号化するときの後半ビットの判定レベルと、上記出力反
   転回路から出力される２ビットのうちの後半ビットのレ
   ベルとを比較して、上記判定レベルと後半ビットのレベ
   ルとが異なる場合に信号を出力する比較回路と、上記比
   較回路から上記判定レベルと後半ビットのレベルとが異
   なることを表わす信号が出力されたとき、上記出力反転
   回路から出力される信号の位相を逆転させる位相制御回
   路とを備えたことを特徴とするＣＭＩ符号化回路。