JPS63300497A - プログラマブルリ−ドオンリ−メモリ - Google Patents
プログラマブルリ−ドオンリ−メモリInfo
- Publication number
- JPS63300497A JPS63300497A JP62136871A JP13687187A JPS63300497A JP S63300497 A JPS63300497 A JP S63300497A JP 62136871 A JP62136871 A JP 62136871A JP 13687187 A JP13687187 A JP 13687187A JP S63300497 A JPS63300497 A JP S63300497A
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- JP
- Japan
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- writing
- memory cell
- write
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- memory
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- 230000002159 abnormal effect Effects 0.000 abstract description 13
- 230000015556 catabolic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000001747 exhibiting effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000009958 sewing Methods 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電気的に情報を書換え可能な読み出し専用メモ
リ回路、すなわちプログラマブルリードオンリーメモリ
に間し、特にプログラマブルリードオンリーメモリの書
込回路に間する。
リ回路、すなわちプログラマブルリードオンリーメモリ
に間し、特にプログラマブルリードオンリーメモリの書
込回路に間する。
［従来の技術］
最近のプログラマブルリードオンリーメモリ（以下ＰＲ
ＯＭという）、特に接合破壊型ＦＲＯＭは、ユーザーが
１個毎に自由に記憶させる内容を書き込める融通性の故
に、極めて広汎な各種情報処理機器や、制御機器に採用
されている。
ＯＭという）、特に接合破壊型ＦＲＯＭは、ユーザーが
１個毎に自由に記憶させる内容を書き込める融通性の故
に、極めて広汎な各種情報処理機器や、制御機器に採用
されている。
かかるＰＲＯＭのメモリセルとしては第２図に示される
様にベース・オーブンのトランジスタＱ１のエミッタを
列線Ｂに、コレクタを行線Ｗに接続し、第３図に示され
る等価回路のようにダイオードＤＩ、Ｄ２を逆方向に直
列接続した接合破壊型のメモリセル構造を有している。
様にベース・オーブンのトランジスタＱ１のエミッタを
列線Ｂに、コレクタを行線Ｗに接続し、第３図に示され
る等価回路のようにダイオードＤＩ、Ｄ２を逆方向に直
列接続した接合破壊型のメモリセル構造を有している。
この接合破壊型のメモリセルへの書き込みは、書込まれ
る前の非導通状態のメモリセルに対して第３図の等価回
路で示されたダイオードＤ２からＤｌに適切な大きさの
書込電流を印加し、ダイオードＤ２を低抵抗にすること
で導通させて第４図に示すように低抵抗Ｒ１とダイオー
ドＤ１との形にするものである。
る前の非導通状態のメモリセルに対して第３図の等価回
路で示されたダイオードＤ２からＤｌに適切な大きさの
書込電流を印加し、ダイオードＤ２を低抵抗にすること
で導通させて第４図に示すように低抵抗Ｒ１とダイオー
ドＤ１との形にするものである。
接合破壊型メモリセルの書込まれる前と書込まれた後の
特性を第５図を用いて説明する。第５図は横軸を電圧Ｖ
、縦軸を電流Ｉにとり、波形Ｘは書込まれる前の非導通
状態のメモリセル特性、波形Ｙは書込まれた後のメモリ
セル特性を示している。接合破壊型ＦＲＯＭは、製造側
から書込まれる前の非導通状態で出荷され、ユーザーに
渡って初めてユーザーが所望するメモリセルに書込みを
実施する。従って製造側で実際に書込みが行われる大き
な書込電流（例えば２００！″１′）をＦＲＯＭに印加
することは出来ず、出荷前のテストでは上記大きな書込
電流と比べ十分に小さい電流（例えば２０ｆｆｌＱ）を
書込まれる前のメモリセルに流し込み、メモリセルが列
線と行線間に正しく接続されているか否かと、所望の特
性となっているか否かをチェックした後に出荷されてい
る。
特性を第５図を用いて説明する。第５図は横軸を電圧Ｖ
、縦軸を電流Ｉにとり、波形Ｘは書込まれる前の非導通
状態のメモリセル特性、波形Ｙは書込まれた後のメモリ
セル特性を示している。接合破壊型ＦＲＯＭは、製造側
から書込まれる前の非導通状態で出荷され、ユーザーに
渡って初めてユーザーが所望するメモリセルに書込みを
実施する。従って製造側で実際に書込みが行われる大き
な書込電流（例えば２００！″１′）をＦＲＯＭに印加
することは出来ず、出荷前のテストでは上記大きな書込
電流と比べ十分に小さい電流（例えば２０ｆｆｌＱ）を
書込まれる前のメモリセルに流し込み、メモリセルが列
線と行線間に正しく接続されているか否かと、所望の特
性となっているか否かをチェックした後に出荷されてい
る。
［発明が解決しようとする問題点］
上述した従来のＦＲＯＭは、実際に書込みが行われる大
きな書込電流と比べ十分に小さい電流を書込まれる前の
メモリセルに流し込み、種々の特性をチェックするだけ
でユーザーに出荷されているので、書込まれる前のメモ
リセルの特性が大きな書込電流を供給したときに所望の
特性を有しているか否かをチェックできないという問題
点がある。この問題点を第６図を用いて説明すると、第
６図は第５図と同様に縦軸と、横軸とをとり、波形Ｘは
書込まれる前の非導通状態の正常なメモリセル特性を、
波形Ｚは書込まれる前の非導通状態の異常なメモリセル
特性、１１は実際に書込みが行われる大きな書込電流値
、１２は実際に書込みが行われる大きな書込電流値と比
べて十分に小さい電流値を示している。第６図で示す様
に、書込まれる前の非導通状態のメモリセル特性が波形
Ｚの様な異常な特性を有すると、製造側で行われる十分
に小さい電流１２でのチェックでは正常な特性を示す波
形Ｘと判別が出来ず、両品としてユーザーに出荷される
。そして、ユーザーに渡ってはじめて実際に書込みが行
われ、大きな書込電流が流れ込み、書込みが出来なけれ
ば初めて書込不良品と判定される。また、書込みが出来
て書込良品と判定された場合には、ユーザーで実際に使
用されるので、書込良品として実際に使用されると誤動
作が生じる等信頼性上問題が発生する。
きな書込電流と比べ十分に小さい電流を書込まれる前の
メモリセルに流し込み、種々の特性をチェックするだけ
でユーザーに出荷されているので、書込まれる前のメモ
リセルの特性が大きな書込電流を供給したときに所望の
特性を有しているか否かをチェックできないという問題
点がある。この問題点を第６図を用いて説明すると、第
６図は第５図と同様に縦軸と、横軸とをとり、波形Ｘは
書込まれる前の非導通状態の正常なメモリセル特性を、
波形Ｚは書込まれる前の非導通状態の異常なメモリセル
特性、１１は実際に書込みが行われる大きな書込電流値
、１２は実際に書込みが行われる大きな書込電流値と比
べて十分に小さい電流値を示している。第６図で示す様
に、書込まれる前の非導通状態のメモリセル特性が波形
Ｚの様な異常な特性を有すると、製造側で行われる十分
に小さい電流１２でのチェックでは正常な特性を示す波
形Ｘと判別が出来ず、両品としてユーザーに出荷される
。そして、ユーザーに渡ってはじめて実際に書込みが行
われ、大きな書込電流が流れ込み、書込みが出来なけれ
ば初めて書込不良品と判定される。また、書込みが出来
て書込良品と判定された場合には、ユーザーで実際に使
用されるので、書込良品として実際に使用されると誤動
作が生じる等信頼性上問題が発生する。
したがって、本発明の目的は情報書込時に異常特性のメ
モリセルを確実に発見できるプログラマブルリードオン
リメモリを提供することである。
モリセルを確実に発見できるプログラマブルリードオン
リメモリを提供することである。
［問題点を解決するための手段］
本発明は、書込通路に配設され書込通路に書込電流を供
給すると接合が破壊されるメモリセルと、上記書込通路
に書込電流を供給可能な書込電流供給源とを備えたプロ
グラマブルリードオンリーメモリにおいて、上記書込通
路を低電圧源との間に上記書込電流供給時の書込通路の
電圧より高い所定電圧に該書込通路をクランプするクラ
ンプ回路を設けたことを特徴としている。
給すると接合が破壊されるメモリセルと、上記書込通路
に書込電流を供給可能な書込電流供給源とを備えたプロ
グラマブルリードオンリーメモリにおいて、上記書込通
路を低電圧源との間に上記書込電流供給時の書込通路の
電圧より高い所定電圧に該書込通路をクランプするクラ
ンプ回路を設けたことを特徴としている。
［発明の作用コ
上記構成に係るプログラマブルリードオンリメモリに情
報を書込むときには、書込み通路に書込電流を供給する
か否かでメモリセルの接合を選択的に破壊すればよい。
報を書込むときには、書込み通路に書込電流を供給する
か否かでメモリセルの接合を選択的に破壊すればよい。
ここで、メモリセルの特性が正常なら書込通路の電圧は
接合破壊の可能な電圧に上昇するので情報の書き込みは
可能である。
接合破壊の可能な電圧に上昇するので情報の書き込みは
可能である。
ところが、メモリセルの特性が異常な場合、書込通路は
クランプ回路で所定電圧には上昇しない。
クランプ回路で所定電圧には上昇しない。
したがって所定電圧を超える電圧にならないと書き込み
に必要な電流とならないメモリセルには情報の書き込み
が不可能になり、不良を発見することができる。
に必要な電流とならないメモリセルには情報の書き込み
が不可能になり、不良を発見することができる。
したがって、上述した従来のＦＲＯＭでは、書込まれる
前の非導通状態の特性が異常な特性を示すメモリセルが
書込み良品となって使用され信頼性上問題が生じる恐れ
があるのに対し、本発明はメモリセルの電圧をクランプ
することにより書込まれる前の非導通状態の特性が異常
な特性を示すメモリセルは書込み不良とするという独創
的内容を有する。
前の非導通状態の特性が異常な特性を示すメモリセルが
書込み良品となって使用され信頼性上問題が生じる恐れ
があるのに対し、本発明はメモリセルの電圧をクランプ
することにより書込まれる前の非導通状態の特性が異常
な特性を示すメモリセルは書込み不良とするという独創
的内容を有する。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例の接合破壊型ＦＲＯＭの構
成を示す回路図である。第１図において、書込まれる前
の非導通状態のメモリセルＭ１１、Ｍ１２、Ｍ２１、Ｍ
２２が打線Ｗｌ、Ｗ２に接続されていることを示してい
る。行選択回路ＷＤＩ、ＷＤ２は行線な高レベルまたは
低レベルにして行線を選択し、書込みを行った時は書込
電流を吸収する回路である。
成を示す回路図である。第１図において、書込まれる前
の非導通状態のメモリセルＭ１１、Ｍ１２、Ｍ２１、Ｍ
２２が打線Ｗｌ、Ｗ２に接続されていることを示してい
る。行選択回路ＷＤＩ、ＷＤ２は行線な高レベルまたは
低レベルにして行線を選択し、書込みを行った時は書込
電流を吸収する回路である。
第１図において、書込まれる前の非導通状態のメモリセ
ルＭｌｌに対し書込を実施する場合には、行線Ｗ１に接
続されている行選択回路ＷＤＩを選択して行線Ｗｌを低
レベルにし、メモリセルＭｌｌのエミッタ側の列線Ｂｌ
から書込電流を印加すると、メモリセルＭ１１を通じ選
択されている行選択回路ＷＤ１に書込電流が流れ込み、
第３図に示すダイオードＤ２が低抵抗となり書込みがな
される。その際、メモリセルＭｌｌの書込まれる前の非
導通状態が第７図に示す波形のＸの様な正常な特性を示
した場合には、列線Ｂ１に書込電流が流れ込んだ時の行
選択回路ＷＤＩのレベルをＷＵとすると（Ｗ＋Ｑ）’か
ら（Ｗ＋Ｐ）ｕへと変化し、正しい書込みがなされる。
ルＭｌｌに対し書込を実施する場合には、行線Ｗ１に接
続されている行選択回路ＷＤＩを選択して行線Ｗｌを低
レベルにし、メモリセルＭｌｌのエミッタ側の列線Ｂｌ
から書込電流を印加すると、メモリセルＭ１１を通じ選
択されている行選択回路ＷＤ１に書込電流が流れ込み、
第３図に示すダイオードＤ２が低抵抗となり書込みがな
される。その際、メモリセルＭｌｌの書込まれる前の非
導通状態が第７図に示す波形のＸの様な正常な特性を示
した場合には、列線Ｂ１に書込電流が流れ込んだ時の行
選択回路ＷＤＩのレベルをＷＵとすると（Ｗ＋Ｑ）’か
ら（Ｗ＋Ｐ）ｕへと変化し、正しい書込みがなされる。
ダイオードＤｌｌとＤ１２が（Ｗ１＋Ｑ）ｕより少し高
い電圧（Ｗ＋Ｓ）ｖでブレークダウンするダイオードと
する。メモリセルＭｌｌの書込まれる前の非導通状態が
波形Ｘの様な正常な特性を示す場合は列線Ｂ１が書込電
流印加時（Ｗ＋Ｑ）’の高い電圧となるが、（Ｗ＋Ｓ）
ｖまでは達せずダイオードＤｌｌがブレークダウンしな
いので正しい書込みがなされる。メモリセルＭ１１の書
込まれる前の非導通状態が第７図の波形Ｚの様な異常な
特性を示した場合、列線Ｂ１は書込電流印加時にダイオ
ードＤ１１がなければ（Ｗ＋Ｒ）”に達するが、ダイオ
ードＤｌｌがあることから（Ｗ＋Ｓ）ｔ′に列線Ｂ１が
クランプされ、書込電流がダイオードＤｌｌを介して流
れ、波形Ｚの様な異常な特性を示すメモリセルに流れ込
まず書込が出来なくなり、書込不良となる。
い電圧（Ｗ＋Ｓ）ｖでブレークダウンするダイオードと
する。メモリセルＭｌｌの書込まれる前の非導通状態が
波形Ｘの様な正常な特性を示す場合は列線Ｂ１が書込電
流印加時（Ｗ＋Ｑ）’の高い電圧となるが、（Ｗ＋Ｓ）
ｖまでは達せずダイオードＤｌｌがブレークダウンしな
いので正しい書込みがなされる。メモリセルＭ１１の書
込まれる前の非導通状態が第７図の波形Ｚの様な異常な
特性を示した場合、列線Ｂ１は書込電流印加時にダイオ
ードＤ１１がなければ（Ｗ＋Ｒ）”に達するが、ダイオ
ードＤｌｌがあることから（Ｗ＋Ｓ）ｔ′に列線Ｂ１が
クランプされ、書込電流がダイオードＤｌｌを介して流
れ、波形Ｚの様な異常な特性を示すメモリセルに流れ込
まず書込が出来なくなり、書込不良となる。
第８図は本発明の第２の実施例の接合破壊型ＰＲＯＭを
示す回路図である。第８図において、Ａは書込電流を印
加する端子であり、書込回路は、端子Ａから印加された
書込電流を所望の列線に流し込む回路である。書込回路
に書込電流が流れ込んだ時の電位差をＴ ＩＪとし、ダ
イオードＤ３が（Ｗ＋Ｓ＋Ｔ）’Ｊでブレークダウンす
るダイオードとすると、第１図と同じように書込まれる
前の非導通状態のメモリセルＭｌｌが選択され、書込み
がなされる場合を用いて説明する。選択されたメモリセ
ルＭｌｌの書込まれる前の非導通状態が第７図に示す波
形Ｘの様な正常な特性を示す場合は端子Ａは書込み電流
印加時（Ｗ＋Ｑ＋Ｔ）”の高い電圧となるが、ダイオー
ドＤ３のブレークダウン電圧（Ｗ＋Ｓ＋Ｔ）υまては達
せず正しい書き込みがなされる。
示す回路図である。第８図において、Ａは書込電流を印
加する端子であり、書込回路は、端子Ａから印加された
書込電流を所望の列線に流し込む回路である。書込回路
に書込電流が流れ込んだ時の電位差をＴ ＩＪとし、ダ
イオードＤ３が（Ｗ＋Ｓ＋Ｔ）’Ｊでブレークダウンす
るダイオードとすると、第１図と同じように書込まれる
前の非導通状態のメモリセルＭｌｌが選択され、書込み
がなされる場合を用いて説明する。選択されたメモリセ
ルＭｌｌの書込まれる前の非導通状態が第７図に示す波
形Ｘの様な正常な特性を示す場合は端子Ａは書込み電流
印加時（Ｗ＋Ｑ＋Ｔ）”の高い電圧となるが、ダイオー
ドＤ３のブレークダウン電圧（Ｗ＋Ｓ＋Ｔ）υまては達
せず正しい書き込みがなされる。
メモリセルＭｌｌの書込まれる前の非導通状態が第７図
に示す波形Ｚの様な異常な特性を示す場合、端子Ａはダ
イオードＤ３がなければ（Ｗ＋Ｒ＋Ｔ）８に達するが、
ダイオードＤ３より（Ｗ＋Ｓ＋Ｔ）０に端子Ａがクラン
プされ、書込み電流がダイオードＤ３に流れ込み、波形
Ｚの様な異常な特性を示すメモリセルに流れ込まず、書
込みが出来なくなり書込不良となる。
に示す波形Ｚの様な異常な特性を示す場合、端子Ａはダ
イオードＤ３がなければ（Ｗ＋Ｒ＋Ｔ）８に達するが、
ダイオードＤ３より（Ｗ＋Ｓ＋Ｔ）０に端子Ａがクラン
プされ、書込み電流がダイオードＤ３に流れ込み、波形
Ｚの様な異常な特性を示すメモリセルに流れ込まず、書
込みが出来なくなり書込不良となる。
［発明の効果］
以上説明したように本発明は、書込まれる前の非導通状
態の特性が所望の特性を示すメモリセルに、書込通路を
書込電流印加時に発生する電圧より少し高い電圧でクラ
ンプする回路を設けることにより、書込まれる前の非導
通状態の特性が異常なメモリセルを有するＦＲＯＭを製
造側が出荷しても、ユーザーで書込みがなされた時に書
込不良として除去することが出来、ユーザーで書込みが
なされ、書込良品となった製品は信頼性の高いＰＲＯＭ
で°あるとの保証が出来る効果がある。
態の特性が所望の特性を示すメモリセルに、書込通路を
書込電流印加時に発生する電圧より少し高い電圧でクラ
ンプする回路を設けることにより、書込まれる前の非導
通状態の特性が異常なメモリセルを有するＦＲＯＭを製
造側が出荷しても、ユーザーで書込みがなされた時に書
込不良として除去することが出来、ユーザーで書込みが
なされ、書込良品となった製品は信頼性の高いＰＲＯＭ
で°あるとの保証が出来る効果がある。
第１図は本発明の第１実施例のＦＲＯＭを示す回路図、
第２図はメモリセルの構成を示す回路図、第３図は第２
図の等価回路図、 第４図は書込みが行われた後のメモリセルを示す等価回
路図、 第５図はメモリセルの書込み前後の特性を示すグラフ、 第６図はメモリセルの書込み前における正常な特性と異
常な特性を示すグラフ、 第７図はメモリセルの特性を示すグラフ、第８図は本発
明の第２実施例のＦＲＯＭを示す回路図である。 Ｍｌｌ〜Ｍ２２φ・ψメモリセル、 ＷＤＩ〜ＷＤ２・・行選択回路、 ＤＩｌ〜ＤＩ２・・・クランプ回路、 Ｄ３・・・・・・・クランプ回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − Ｍ１１〜Ｍ２２：メ［＋）引し ｏ１ｉ〜Ｃ）１２：４’イＸ−縫 第２図 第３図 第４図 第５図 第６図 →■ →Ｖ
第７図 第８図
図の等価回路図、 第４図は書込みが行われた後のメモリセルを示す等価回
路図、 第５図はメモリセルの書込み前後の特性を示すグラフ、 第６図はメモリセルの書込み前における正常な特性と異
常な特性を示すグラフ、 第７図はメモリセルの特性を示すグラフ、第８図は本発
明の第２実施例のＦＲＯＭを示す回路図である。 Ｍｌｌ〜Ｍ２２φ・ψメモリセル、 ＷＤＩ〜ＷＤ２・・行選択回路、 ＤＩｌ〜ＤＩ２・・・クランプ回路、 Ｄ３・・・・・・・クランプ回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − Ｍ１１〜Ｍ２２：メ［＋）引し ｏ１ｉ〜Ｃ）１２：４’イＸ−縫 第２図 第３図 第４図 第５図 第６図 →■ →Ｖ
第７図 第８図
Claims (1)
- 書込通路に配設され書込通路に書込電流を供給すると
接合が破壊されるメモリセルと、上記書込通路に書込電
流を供給可能な書込電流供給源とを備えたプログラマブ
ルリードオンリーメモリにおいて、上記書込通路を低電
圧源との間に上記書込電流供給時の書込通路の電圧より
高い所定電圧に該書込通路をクランプするクランプ回路
を設けたことを特徴とするプログラマブルリードオンリ
ーメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136871A JPS63300497A (ja) | 1987-05-29 | 1987-05-29 | プログラマブルリ−ドオンリ−メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136871A JPS63300497A (ja) | 1987-05-29 | 1987-05-29 | プログラマブルリ−ドオンリ−メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63300497A true JPS63300497A (ja) | 1988-12-07 |
Family
ID=15185476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136871A Pending JPS63300497A (ja) | 1987-05-29 | 1987-05-29 | プログラマブルリ−ドオンリ−メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300497A (ja) |
-
1987
- 1987-05-29 JP JP62136871A patent/JPS63300497A/ja active Pending
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