JPS63255900A - 書込み可能な読出し専用メモリの書込方法 - Google Patents
書込み可能な読出し専用メモリの書込方法Info
- Publication number
- JPS63255900A JPS63255900A JP62091172A JP9117287A JPS63255900A JP S63255900 A JPS63255900 A JP S63255900A JP 62091172 A JP62091172 A JP 62091172A JP 9117287 A JP9117287 A JP 9117287A JP S63255900 A JPS63255900 A JP S63255900A
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- Japan
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- current pulse
- pulse
- writing
- memory cell
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- Pending
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- 238000000034 method Methods 0.000 title claims description 19
- 238000010586 diagram Methods 0.000 description 7
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は書込み可能な読出し専用メモリの書込方法に関
し、特に接合破壊型のメモリセルを有する書込み可能な
読出し専用メモリの書込方法に関する。
し、特に接合破壊型のメモリセルを有する書込み可能な
読出し専用メモリの書込方法に関する。
最近の書込み可能な読出し専用メモリ（プログラマブル
・リード・オンリー・メモリ、以下ＰＲＯＭという）、
特に接合破壊型ＰＲＯＭは、ユーザーが１個毎に自由に
記憶させる内容を書込める融通性のゆえに、極めて広汎
な各種情報処理、制御用途等に多用されている。
・リード・オンリー・メモリ、以下ＰＲＯＭという）、
特に接合破壊型ＰＲＯＭは、ユーザーが１個毎に自由に
記憶させる内容を書込める融通性のゆえに、極めて広汎
な各種情報処理、制御用途等に多用されている。
かかるＦＲＯＭのメモリセルとしては、第４図（ａ）に
示されるように、ベース開放型のトランジスタＱのエミ
ッタを列線Ｂに、コレクタを行線Ｗに接続し、第４図（
ｂ）の等価回路に示されるようにダイオードＤ１．Ｄ２
を互いに逆方向に直列接続した接合破壊型のものがある
。
示されるように、ベース開放型のトランジスタＱのエミ
ッタを列線Ｂに、コレクタを行線Ｗに接続し、第４図（
ｂ）の等価回路に示されるようにダイオードＤ１．Ｄ２
を互いに逆方向に直列接続した接合破壊型のものがある
。
この接合破壊型のメモリセルは、書込まれる前の列線Ｂ
・行線Ｗ量弁導通状態を、ダイオードＤ２．Ｄ、に適切
な大きさの電流パルスを通過させてダイオードＤ２を低
抵抗とすることにより導通させ、第４図（Ｃ）に示すよ
うに低抵抗ＲとダイオードＤ１の直列回路とし書込がな
されるものである。
・行線Ｗ量弁導通状態を、ダイオードＤ２．Ｄ、に適切
な大きさの電流パルスを通過させてダイオードＤ２を低
抵抗とすることにより導通させ、第４図（Ｃ）に示すよ
うに低抵抗ＲとダイオードＤ１の直列回路とし書込がな
されるものである。
従来のこの種のＦＲＯＭの書込方法について、第５図に
示された流れ図により説明する。
示された流れ図により説明する。
まず、ステップ３１１において、所定のメモリセルに書
込電流パルスを印加した後、ステップＳ１２において書
込まれたか否かの判定を行なう。
込電流パルスを印加した後、ステップＳ１２において書
込まれたか否かの判定を行なう。
この判定がＮｏの場合は、ステップＳｌ ４ ＊ Ｓｌ
５５Ｓ Ｉ Ｉ ＋ Ｓ １２におて、再度書込電流
パルスを印加して書込まれたか否かの判定を行なうが、
この書込電流パルスの印加する回数ｎ（ｎは整数）は、
ステップＳ１４．Ｓ１５において規定の回数ｍ（例えば
１００回）以上となった時にはそのＰＲＯＭのメモリセ
ルは書込不良と判断され、次の工程へ移る。
５５Ｓ Ｉ Ｉ ＋ Ｓ １２におて、再度書込電流
パルスを印加して書込まれたか否かの判定を行なうが、
この書込電流パルスの印加する回数ｎ（ｎは整数）は、
ステップＳ１４．Ｓ１５において規定の回数ｍ（例えば
１００回）以上となった時にはそのＰＲＯＭのメモリセ
ルは書込不良と判断され、次の工程へ移る。
ステップＳ１２の判定がＹｅｓの場合には、第４゜図（
Ｃ）に示すように、ダイオードＤ２は書込電流パルスが
通過したことにより低抵抗Ｒとなっなことを示している
。
Ｃ）に示すように、ダイオードＤ２は書込電流パルスが
通過したことにより低抵抗Ｒとなっなことを示している
。
さらに、ステップＳ１３において、この低抵抗Ｒが十分
に小さい値であることを保証する為に、電流値、パルス
幅が書込電流パルスと等しい追加電流パルスを低抵抗Ｒ
にに回印加して書込みを終了し次の工程へ移る。
に小さい値であることを保証する為に、電流値、パルス
幅が書込電流パルスと等しい追加電流パルスを低抵抗Ｒ
にに回印加して書込みを終了し次の工程へ移る。
第６図は従来のＦＲＯＭの書込方法を時間経過に対応し
て説明するための書込電流パルス及び追加電流パルスの
波形図である。
て説明するための書込電流パルス及び追加電流パルスの
波形図である。
電流値１１パルス幅Ｔ１の書込電流パルスＷＰｌを印加
して時間ｔ１で書込まれたか否かの判定を行い、ＮＯと
判定され、再度書込電流パルスＷＰ２を印加して時間ｔ
２で書込まれたか否かの判定を行いＹｅｓと判定され、
その後、電流値１１＋パルス幅Ｔ１の追加電流パルスＡ
Ｐ、’ 。
して時間ｔ１で書込まれたか否かの判定を行い、ＮＯと
判定され、再度書込電流パルスＷＰ２を印加して時間ｔ
２で書込まれたか否かの判定を行いＹｅｓと判定され、
その後、電流値１１＋パルス幅Ｔ１の追加電流パルスＡ
Ｐ、’ 。
ＡＰ２′を印加して書込みを完了したことを示している
。
。
上述した従来の書込み可能な読出し専用メモリの書込方
法は、書込電流パルスにより書込まれた後、この書込電
流パルスと等しい電流値、パルス幅の追加電流パルスを
印加して書込を完了させる方法となっているので、製造
ばらつき等により書込まれたメモリセルの低抵抗Ｒが十
分に小さい値（例えば数Ω）にならないことがあり（例
えば数１００Ω）、この場合には書込まれたメモリセル
が正常な特性を示さず誤動作が発生するという問題点が
ある。
法は、書込電流パルスにより書込まれた後、この書込電
流パルスと等しい電流値、パルス幅の追加電流パルスを
印加して書込を完了させる方法となっているので、製造
ばらつき等により書込まれたメモリセルの低抵抗Ｒが十
分に小さい値（例えば数Ω）にならないことがあり（例
えば数１００Ω）、この場合には書込まれたメモリセル
が正常な特性を示さず誤動作が発生するという問題点が
ある。
本発明の目的は、書込まれたメモリセルの抵抗値を十分
小さい値にすることができて正常な特性が得られ、誤動
作を防止することができる書込み可能な読出し専用メモ
リの書込方法を提供することにある。
小さい値にすることができて正常な特性が得られ、誤動
作を防止することができる書込み可能な読出し専用メモ
リの書込方法を提供することにある。
本発明の書込み可能な読出し専用メモリの書込方法は、
ベース開放トランジスタで構成された複数のメモリセル
を備えた書込み可能な読出し専用メモリの所定のメモリ
セルに所定の電流値及びパルス幅の書込電流パルスを印
加する手順と、このメモリセルが前記書込電流パルスに
より書込まれたかどうかを判定する手順と、この判定結
果が書込まれたと出たときこのメモリセルに電流値及び
パルス幅の値の少なくとも一方が前記書込電流パルスよ
り大きい追加電流パルスを印加する手順とを含んで構成
される。
ベース開放トランジスタで構成された複数のメモリセル
を備えた書込み可能な読出し専用メモリの所定のメモリ
セルに所定の電流値及びパルス幅の書込電流パルスを印
加する手順と、このメモリセルが前記書込電流パルスに
より書込まれたかどうかを判定する手順と、この判定結
果が書込まれたと出たときこのメモリセルに電流値及び
パルス幅の値の少なくとも一方が前記書込電流パルスよ
り大きい追加電流パルスを印加する手順とを含んで構成
される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための流れ図であ
る。
る。
まず、ステップＳ、において、所定のメモリセルに電流
値１１＋パルス幅Ｔ、の書込電流パルスを印加する。
値１１＋パルス幅Ｔ、の書込電流パルスを印加する。
次に、ステップＳ２において、前記メモリセルが書込み
パルスにより書込まれたかどうかを判定する。
パルスにより書込まれたかどうかを判定する。
ステップＳ２において書込まれたと判定された場合は、
ステップＳ３において、前記メモリセルに、電流値及び
パルス幅の値の少なくとも一方が書込電流パルスより大
きい追加電流パルスを所定の回数印加することによりこ
のメモリセルへの書込みを終了し次の工程へ進む。
ステップＳ３において、前記メモリセルに、電流値及び
パルス幅の値の少なくとも一方が書込電流パルスより大
きい追加電流パルスを所定の回数印加することによりこ
のメモリセルへの書込みを終了し次の工程へ進む。
ステップＳ２において、書込まれていないと判定された
場合は、ステップｓ４＋ｓ、＋３１＋８２において、書
込電流パルスを印加することをくり返し、このくり返し
が規定の回数（ｍ）以上になったときこのメモリセルは
書込不良として次の工程へ移る。
場合は、ステップｓ４＋ｓ、＋３１＋８２において、書
込電流パルスを印加することをくり返し、このくり返し
が規定の回数（ｍ）以上になったときこのメモリセルは
書込不良として次の工程へ移る。
第２図は本発明の一実施例を時間経過に対応して説明す
るための書込電流パルス及び追加電流パルスの波形図で
ある。
るための書込電流パルス及び追加電流パルスの波形図で
ある。
まず、所定のメモリセルに電流値１１．パルス幅Ｔ１の
書込電流パルスｗｐ’１を印加し、時間１１で書込まれ
たかどうか判定する。
書込電流パルスｗｐ’１を印加し、時間１１で書込まれ
たかどうか判定する。
その結果ＮＯと判定され、再度書込電流パルスＷＰ２か
印加されて時間ｔ２で書込まれたかどうか判定する。
印加されて時間ｔ２で書込まれたかどうか判定する。
その結果Ｙｅｓと判定され、パルス幅Ｔ２が書込電流パ
ルスｗｐ１．ｗｐ２のパルス幅Ｔ１より広い追加電流パ
ルスＡＰ１．ＡＰ２が前記メモリセルに印加されこのメ
モリセルの書込みを終了する。
ルスｗｐ１．ｗｐ２のパルス幅Ｔ１より広い追加電流パ
ルスＡＰ１．ＡＰ２が前記メモリセルに印加されこのメ
モリセルの書込みを終了する。
第３図は追加電流パルスの電流値Ｉ２を書込電流パルス
の電流値■１より大きくした場合の例を示したものであ
る。
の電流値■１より大きくした場合の例を示したものであ
る。
以上説明したように本発明は、書込電流パルスにより書
込まれたと判定されたメモリセルに電流値及びパルス幅
の値の少なくとも一方がこの書込電流パルスより大きい
追加電流パルスを印加することにより、製造ばらつきが
あっても書込まれたメモリセルの抵抗値を十分小さい値
にすることができるので、書込まれたメモリセルとして
の正常な特性を得ることができ、誤動作を防止し信頼性
の高い読出し専用メモリを得ることができる効果がある
。
込まれたと判定されたメモリセルに電流値及びパルス幅
の値の少なくとも一方がこの書込電流パルスより大きい
追加電流パルスを印加することにより、製造ばらつきが
あっても書込まれたメモリセルの抵抗値を十分小さい値
にすることができるので、書込まれたメモリセルとして
の正常な特性を得ることができ、誤動作を防止し信頼性
の高い読出し専用メモリを得ることができる効果がある
。
第１図は本発明の一実施例を説明するための流れ図、第
２図及び第３図はそれぞれ本発明の一実施例を時間経過
に対応して説明するための書込電流パルス及び追加電流
パルスの波形図、第４図（ａ）〜（Ｃ）はそれぞれ従来
の書込み可能な読出し専用メモリの書込み前のメモリセ
ルの回路図１等価回路図及び書込み後の等価回路図、第
５図は従来の書込み可能な読出し専用メモリの書込方法
の一例を説明するための流れ図、第６図は従来の書込み
可能な読出し専用メモリの書込方法を時間経過に対応し
て説明するための書込電流パルス及び追加電流パルスの
波形図である。 Ｂ・・・列線、Ｄｌ、Ｄ２・・・ダイオード、Ｑ・・・
トランジスタ、Ｒ・・・低抵抗、Ｓ工〜Ｓ５．ｓ、□〜
Ｓ１５・・・ステップ、Ｗ ・・・行線、ＡＰｔ 、Ａ
Ｐ２ 、ＡＰｏｌ、 ＡＰ０２． ＡＰ Ｉ ’ 、
ＡＰ２ ’ −追加電流パルス、ｗｐｌ、ｗｐ２・・・
書込電流パルス。 箔Ｓ＠ 第４図 箭Ｚ図
２図及び第３図はそれぞれ本発明の一実施例を時間経過
に対応して説明するための書込電流パルス及び追加電流
パルスの波形図、第４図（ａ）〜（Ｃ）はそれぞれ従来
の書込み可能な読出し専用メモリの書込み前のメモリセ
ルの回路図１等価回路図及び書込み後の等価回路図、第
５図は従来の書込み可能な読出し専用メモリの書込方法
の一例を説明するための流れ図、第６図は従来の書込み
可能な読出し専用メモリの書込方法を時間経過に対応し
て説明するための書込電流パルス及び追加電流パルスの
波形図である。 Ｂ・・・列線、Ｄｌ、Ｄ２・・・ダイオード、Ｑ・・・
トランジスタ、Ｒ・・・低抵抗、Ｓ工〜Ｓ５．ｓ、□〜
Ｓ１５・・・ステップ、Ｗ ・・・行線、ＡＰｔ 、Ａ
Ｐ２ 、ＡＰｏｌ、 ＡＰ０２． ＡＰ Ｉ ’ 、
ＡＰ２ ’ −追加電流パルス、ｗｐｌ、ｗｐ２・・・
書込電流パルス。 箔Ｓ＠ 第４図 箭Ｚ図
Claims (1)
- ベース開放トランジスタで構成された複数のメモリセ
ルを備えた書込み可能な読出し専用メモリの所定のメモ
リセルに所定の電流値及びパルス幅の書込電流パルスを
印加する手順と、このメモリセルが前記書込電流パルス
により書込まれたかどうかを判定する手順と、この判定
結果が書込まれたと出たときこのメモリセルに電流値及
びパルス幅の値の少なくとも一方が前記書込電流パルス
より大きい追加電流パルスを印加する手順とを含むこと
を特徴とする書込み可能な読出し専用メモリの書込方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091172A JPS63255900A (ja) | 1987-04-13 | 1987-04-13 | 書込み可能な読出し専用メモリの書込方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091172A JPS63255900A (ja) | 1987-04-13 | 1987-04-13 | 書込み可能な読出し専用メモリの書込方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255900A true JPS63255900A (ja) | 1988-10-24 |
Family
ID=14019048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091172A Pending JPS63255900A (ja) | 1987-04-13 | 1987-04-13 | 書込み可能な読出し専用メモリの書込方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436913A (en) * | 1992-06-02 | 1995-07-25 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device using successively longer write pulses |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154585A (ja) * | 1984-08-24 | 1986-03-18 | Toppan Printing Co Ltd | Ｉｃカ−ドのデ−タ書込方式 |
-
1987
- 1987-04-13 JP JP62091172A patent/JPS63255900A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154585A (ja) * | 1984-08-24 | 1986-03-18 | Toppan Printing Co Ltd | Ｉｃカ−ドのデ−タ書込方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436913A (en) * | 1992-06-02 | 1995-07-25 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device using successively longer write pulses |
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