JPS63184998A - プログラマブル・リ−ド・オンリ−・メモリの書込み方法 - Google Patents
プログラマブル・リ−ド・オンリ−・メモリの書込み方法Info
- Publication number
- JPS63184998A JPS63184998A JP62019103A JP1910387A JPS63184998A JP S63184998 A JPS63184998 A JP S63184998A JP 62019103 A JP62019103 A JP 62019103A JP 1910387 A JP1910387 A JP 1910387A JP S63184998 A JPS63184998 A JP S63184998A
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- JP
- Japan
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- pulse
- voltage
- write
- memory cell
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims description 16
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 244000131360 Morinda citrifolia Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 235000017524 noni Nutrition 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に情報を書込むことのできる読出し専用
メモリ回路、すなわちプログラマブル・リード−オンリ
ー・メモリに関し、特にプログラマブル・リード・オン
リー・メモリーの書込み方法に関するものである。
メモリ回路、すなわちプログラマブル・リード−オンリ
ー・メモリに関し、特にプログラマブル・リード・オン
リー・メモリーの書込み方法に関するものである。
最近のプログラマブル・リード・オンリー・メモリー（
以下、ＦＲＯＭと記す。）特にヒユーズ型ＦＲＯＭは、
ユーザーが１個毎に自由に記憶させる内容を書込める融
通性のゆえに、極めて広汎な各種情報処理、制御用途に
多用されている。かかるＦＲＯＭのメモリセルとしては
、第２図に示す様に回シ込み防止ダイオードＤとヒユー
ズを直列に接続し、ダイオードＤの７ノード側を行線Ｗ
にヒユーズのもう一方の端を列線Ｂに接続したヒユーズ
型のメモリセルがある。
以下、ＦＲＯＭと記す。）特にヒユーズ型ＦＲＯＭは、
ユーザーが１個毎に自由に記憶させる内容を書込める融
通性のゆえに、極めて広汎な各種情報処理、制御用途に
多用されている。かかるＦＲＯＭのメモリセルとしては
、第２図に示す様に回シ込み防止ダイオードＤとヒユー
ズを直列に接続し、ダイオードＤの７ノード側を行線Ｗ
にヒユーズのもう一方の端を列線Ｂに接続したヒユーズ
型のメモリセルがある。
このヒユーズ型のメモリセルの書込みは、列線Ｂに適切
な大きさの電圧パルスを印加し、ダイオードＤを通じて
ヒユーズに電流を流しヒユーズを溶断させる。書込み後
の等価回路を第３図に示す。
な大きさの電圧パルスを印加し、ダイオードＤを通じて
ヒユーズに電流を流しヒユーズを溶断させる。書込み後
の等価回路を第３図に示す。
ヒユーズの溶断が完全に行なわれた場合には列線Ｂと行
線Ｗは完全に開放状態になるが、溶断が不”完全の場合
は、第４図に示す様にヒユーズを形成する金属が高抵抗
Ｒとして作用する。
線Ｗは完全に開放状態になるが、溶断が不”完全の場合
は、第４図に示す様にヒユーズを形成する金属が高抵抗
Ｒとして作用する。
従来のヒユーズ型ＦＲＯＭの書込み方法を第５図に示す
フローチャートで説明する。第５図は未書込みのメモリ
セルに電圧パルスを印加して書込まれたか否かの判定を
行う手続きを示している。
フローチャートで説明する。第５図は未書込みのメモリ
セルに電圧パルスを印加して書込まれたか否かの判定を
行う手続きを示している。
この判定がＮｏの場合は再度電圧パルスを印加して書込
まれたか否かの判定を行う。この電圧パルスの印加する
回数ｎ（ｎは整数）は、規定の回数ｍ（例えば１０回）
以上となった時は、そのＦＲＯＭは書込み不良と判断さ
れる。書込まれたか否かの判定でＹＥＳの場合には、第
３図に示す様にヒユーズが開放状態になったか、第４図
において抵抗Ｒが極めて大きい（例えば数１００にΩ）
状態にあることを意味している。この開放状態をよう確
実にするため追加電圧パルスを印加する。第６図は、従
来のヒユーズ型ＦＲＯＭの書込み方法を横軸を時間、縦
軸を電圧パルスの電圧値で示した１例である。ｎ、で示
すパルス時間Ｔ１の電圧パルスを印加して、時間ｔ、で
書込まれたか否かの判定でＮＯとなシ、再度ｎ、で示す
パルス時間Ｔ１の電圧パルスを印加し時間ｔ、で書込ま
れたか否かの判定でＹＥＳとなシ、各々パルス時間Ｔ１
のに！、 ｋ、の電圧パルスを２回印加して完了したこ
とを第６図は示している。
まれたか否かの判定を行う。この電圧パルスの印加する
回数ｎ（ｎは整数）は、規定の回数ｍ（例えば１０回）
以上となった時は、そのＦＲＯＭは書込み不良と判断さ
れる。書込まれたか否かの判定でＹＥＳの場合には、第
３図に示す様にヒユーズが開放状態になったか、第４図
において抵抗Ｒが極めて大きい（例えば数１００にΩ）
状態にあることを意味している。この開放状態をよう確
実にするため追加電圧パルスを印加する。第６図は、従
来のヒユーズ型ＦＲＯＭの書込み方法を横軸を時間、縦
軸を電圧パルスの電圧値で示した１例である。ｎ、で示
すパルス時間Ｔ１の電圧パルスを印加して、時間ｔ、で
書込まれたか否かの判定でＮＯとなシ、再度ｎ、で示す
パルス時間Ｔ１の電圧パルスを印加し時間ｔ、で書込ま
れたか否かの判定でＹＥＳとなシ、各々パルス時間Ｔ１
のに！、 ｋ、の電圧パルスを２回印加して完了したこ
とを第６図は示している。
上述した従来のヒユーズ型ＦＲＯＭの書込み方法は、電
圧パルスを印加し書込まれたか否かの判定でＹＥＳとな
った場合、同じ大きさの追加電圧パルスをに回印加して
書込みを完了させる方法をとっているので、ＦＲＯＭの
製造変動にて幾つかのセルが他の大部分のセルよシも書
込まれにくいセルであった場合、書込み後のヒユーズの
抵抗が十分大きくならず（例えば数１００にΩ）、小さ
い（例えば数にΩ）ので誤動作が生じる恐れがあるとい
う問題がある。
圧パルスを印加し書込まれたか否かの判定でＹＥＳとな
った場合、同じ大きさの追加電圧パルスをに回印加して
書込みを完了させる方法をとっているので、ＦＲＯＭの
製造変動にて幾つかのセルが他の大部分のセルよシも書
込まれにくいセルであった場合、書込み後のヒユーズの
抵抗が十分大きくならず（例えば数１００にΩ）、小さ
い（例えば数にΩ）ので誤動作が生じる恐れがあるとい
う問題がある。
本発明のヒユーズ型Ｆ ＲＯＭの書込み方法は、未書込
みのメモリセルを書込む電圧パルスと比べ、書込まれた
と判定された後に印加される追加電圧パルスが、パルス
時間が長い、または、電圧値が高い、または、両方であ
るという内容を有する。
みのメモリセルを書込む電圧パルスと比べ、書込まれた
と判定された後に印加される追加電圧パルスが、パルス
時間が長い、または、電圧値が高い、または、両方であ
るという内容を有する。
次に本発明について図面を用いて説明する。
第１図は本発明による第１の実施例を示し、従来例を示
し、従来例を示した第６図と同じように横軸を時間、縦
軸を電圧パルスの電圧値で示して゛いる。第１図におい
ては、未書込みのメモリセルにｎ、で示すパルス時間Ｔ
Ｉの電圧パルスを印加し、時間ｔ１で書込まれたか否か
の判定でＮＯと判定され、再度ｎ、で示すパルス時間Ｔ
１の電圧パルスを印加して、時間ｔ２で書込まれたか否
かの判定でＹＥＳで判定され、ｋ、 、 ｋ、の各々Ｔ
２のパルス時間の追加電圧パルスを２回印加して完了し
たことを示している。本実施例においては、追加電圧パ
ルスのパルス時間Ｔ、を未書込みのメモリセルを書込む
電圧パルスのパルス時間Ｔ１と比べ大きくすることによ
シ、ＦＲＯＭの製造変動にて幾つかのメモリセルが書込
まれにくいセルであっても追加電圧パルスのパルス時間
を長くすることによシ、従来と比べ書込まれたメモリセ
ルに十分長い時間電圧が印加され、書込み後のヒユーズ
の抵抗を極めて大きくすることができる。
し、従来例を示した第６図と同じように横軸を時間、縦
軸を電圧パルスの電圧値で示して゛いる。第１図におい
ては、未書込みのメモリセルにｎ、で示すパルス時間Ｔ
Ｉの電圧パルスを印加し、時間ｔ１で書込まれたか否か
の判定でＮＯと判定され、再度ｎ、で示すパルス時間Ｔ
１の電圧パルスを印加して、時間ｔ２で書込まれたか否
かの判定でＹＥＳで判定され、ｋ、 、 ｋ、の各々Ｔ
２のパルス時間の追加電圧パルスを２回印加して完了し
たことを示している。本実施例においては、追加電圧パ
ルスのパルス時間Ｔ、を未書込みのメモリセルを書込む
電圧パルスのパルス時間Ｔ１と比べ大きくすることによ
シ、ＦＲＯＭの製造変動にて幾つかのメモリセルが書込
まれにくいセルであっても追加電圧パルスのパルス時間
を長くすることによシ、従来と比べ書込まれたメモリセ
ルに十分長い時間電圧が印加され、書込み後のヒユーズ
の抵抗を極めて大きくすることができる。
〔実施例２〕
第７図は本発明の第２の実施例の書込み方法を示し、第
１図と同じ様に、横軸を時間縦軸を電圧パルスの電圧値
で示している。第７図において、未書込みメモリセルに
ｎｌで示すパルス時間Ｔ１、電圧値ｖ１の電圧パルスを
印加し、時間ｔ、で書込まれたか否かの判定でＮＯと判
定され再度ｎ。
１図と同じ様に、横軸を時間縦軸を電圧パルスの電圧値
で示している。第７図において、未書込みメモリセルに
ｎｌで示すパルス時間Ｔ１、電圧値ｖ１の電圧パルスを
印加し、時間ｔ、で書込まれたか否かの判定でＮＯと判
定され再度ｎ。
で示すパルス時間Ｔ１％電圧値ｖ１の電圧を印加して時
間ｔ、で書込まれたか否かの判定でＹＥＳと判定され、
ｋ、 、 ｋ、の各々Ｔ、のパルス時間、電圧値Ｖ宜の
追加電圧パルスを２回印加して完了したことを示してい
る。第２の実施例においては、追加電圧パルスの電圧値
■、を未書込みメモリセルを書込みメモリセルを書込む
電圧パルスの電圧値Ｖ、と比べ高くすることによシ、Ｆ
ＲＯＭの製造変動にて幾つかのメモリセルが書込まれに
くいセルであっても追加電圧パルスの電圧値が高いこと
よシ、従来と比べ大きな電流が書込まれたメモリセルに
流れ込み、書込み後のヒユーズの抵抗を極めて大きくす
ることができる。
間ｔ、で書込まれたか否かの判定でＹＥＳと判定され、
ｋ、 、 ｋ、の各々Ｔ、のパルス時間、電圧値Ｖ宜の
追加電圧パルスを２回印加して完了したことを示してい
る。第２の実施例においては、追加電圧パルスの電圧値
■、を未書込みメモリセルを書込みメモリセルを書込む
電圧パルスの電圧値Ｖ、と比べ高くすることによシ、Ｆ
ＲＯＭの製造変動にて幾つかのメモリセルが書込まれに
くいセルであっても追加電圧パルスの電圧値が高いこと
よシ、従来と比べ大きな電流が書込まれたメモリセルに
流れ込み、書込み後のヒユーズの抵抗を極めて大きくす
ることができる。
第８図は本発明の第３の実施例の書込み方法を示し、図
中の各記号は第１．第２の実施例の書込み方法を示す第
１図、第７図と同じである。パルス時間ＴＩ＋電圧値Ｖ
、のパルスｎ１ｅｒｌｌ を印加して書込まれ、追加電
圧パルスｋｌｓｋ！が印加されて完了している。追加電
圧パルスに１． ｋ、 のパルス時間はＴ、 、 Ｔ
４．電圧値はＶ３． Ｖ、と各々パルス時間、電圧値い
ずれも次第に大きくなっている。
中の各記号は第１．第２の実施例の書込み方法を示す第
１図、第７図と同じである。パルス時間ＴＩ＋電圧値Ｖ
、のパルスｎ１ｅｒｌｌ を印加して書込まれ、追加電
圧パルスｋｌｓｋ！が印加されて完了している。追加電
圧パルスに１． ｋ、 のパルス時間はＴ、 、 Ｔ
４．電圧値はＶ３． Ｖ、と各々パルス時間、電圧値い
ずれも次第に大きくなっている。
以上説明したように、本発明は未書込みメモリセルを書
込むのに印加する電圧パルスと比べ書込まれた後に印加
する追加電圧パルスのパルス時間を長くする、または、
パルス電圧値を高くする、または、両方であることによ
シ、ＦＲＯＭの製造変動にていくつかのメモリセルが書
込まれにくセルになっても書込まれたメモリセルが正し
い特性を示すことによシ、信頼度の高いＦＲＯＭを提供
することができる効果がある。
込むのに印加する電圧パルスと比べ書込まれた後に印加
する追加電圧パルスのパルス時間を長くする、または、
パルス電圧値を高くする、または、両方であることによ
シ、ＦＲＯＭの製造変動にていくつかのメモリセルが書
込まれにくセルになっても書込まれたメモリセルが正し
い特性を示すことによシ、信頼度の高いＦＲＯＭを提供
することができる効果がある。
第１図は本発明の第１の実施例、第２図はヒエーズ型Ｆ
ＲＯＭのメモリセルを示す回路図、第３図は理想的な書
込み後のメモリセルの回路図、第４図は実際の書込み後
のメモリセルの等価回路、第５図は書込みを行うフロー
チャート図、第６図は従来の書込み方法の１例を示す図
、第７図は本発明の第２の実施例の書込み方法を示す図
。第８図は本発明の第３の実施例の膏込み方法を示す図
である。 ・、−′ 浸５図 書送与へ６ルλの旺 書入Ｈパルスの電圧
ＲＯＭのメモリセルを示す回路図、第３図は理想的な書
込み後のメモリセルの回路図、第４図は実際の書込み後
のメモリセルの等価回路、第５図は書込みを行うフロー
チャート図、第６図は従来の書込み方法の１例を示す図
、第７図は本発明の第２の実施例の書込み方法を示す図
。第８図は本発明の第３の実施例の膏込み方法を示す図
である。 ・、−′ 浸５図 書送与へ６ルλの旺 書入Ｈパルスの電圧
Claims (1)
- メモリセルをヒューズで構成するプログラマブル・リ
ード・オンリー・メモリーの書込みに電圧パルスを用い
る書込み方法において、書込み動作中の書込み電圧パル
スに比べ書込み動作完了後の追加電圧パルスがパルス時
間で長いか、パルス電圧値で高いか、すくなくともいず
れか一方であることを特徴とする書込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019103A JPS63184998A (ja) | 1987-01-28 | 1987-01-28 | プログラマブル・リ−ド・オンリ−・メモリの書込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019103A JPS63184998A (ja) | 1987-01-28 | 1987-01-28 | プログラマブル・リ−ド・オンリ−・メモリの書込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63184998A true JPS63184998A (ja) | 1988-07-30 |
Family
ID=11990144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019103A Pending JPS63184998A (ja) | 1987-01-28 | 1987-01-28 | プログラマブル・リ−ド・オンリ−・メモリの書込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63184998A (ja) |
-
1987
- 1987-01-28 JP JP62019103A patent/JPS63184998A/ja active Pending
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