JPS63296409A - 駆動回路 - Google Patents
駆動回路Info
- Publication number
- JPS63296409A JPS63296409A JP62132199A JP13219987A JPS63296409A JP S63296409 A JPS63296409 A JP S63296409A JP 62132199 A JP62132199 A JP 62132199A JP 13219987 A JP13219987 A JP 13219987A JP S63296409 A JPS63296409 A JP S63296409A
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- JP
- Japan
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- circuit
- load
- output
- abnormality
- voltage
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- Granted
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- 238000001514 detection method Methods 0.000 claims abstract description 4
- 230000005856 abnormality Effects 0.000 claims description 13
- 230000007423 decrease Effects 0.000 claims description 8
- 230000002159 abnormal effect Effects 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、駆動回路に関し、特に出力電流が過大になら
ないように制限される駆動回路に関する。 〔従来の技術〕 駆動回路の負荷ショート時の保護としては、出力トラン
ジスタの出力電流を検出し、出力電流がある設定レベル
を越えると、出力電流がそれ以上流れない様に電流制限
を掛けるか、又は出力をＯＦ Ｆさせる様になっている
。 第４図に従来の駆動回路の一例を示す。 第４図に示す従来回路において、１は入力端子。 ２は電源端子、３は出力端子、４は比較回路、５は比較
回路の基準電圧源（この基準電圧をＶＲＥＦｓとする。 ）である。また、Ｒ１％Ｒ，は抵抗（これらの抵抗値も
Ｒ１−Ｒ８で表わす）、Ｒｔ、は負荷抵抗Ｑｔ −Ｑ。 はＮＰＮ）ランジスタを示す。第４図に示す従来の駆動
回路の動作としては、入力端子１にハイレベルの電圧が
印加されると出力トランジスタＱ６が動作し負荷抵抗Ｒ
，Ｌを駆動し、出力電流工。が流れる。 ここで、負荷抵抗ＲＬのインピーダンスが下がるか、負
荷ショートとなシ出力を流ムが増加し、抵抗′ＰＬ８の
電圧降下（以下■８て表わす）が、Ｖ８＝ＲｓｘＩｏ≧
ＶＲ，ＥＦ、となると、比較回路４が動作し出力電流Ｉ
。ｆ：ＩＯ＝ ＶＲＥＦＩ／ Ｒ，の一定値になる機制
御し、出力トランジスタの過電流による破壊を防止して
いる。 〔発明が解決しようとする問題点〕 上述した従来の駆動回路において、負荷抵抗比のインピ
ーダンスが下がった場合、又は負荷ショートの場合は、
比較回路４を含む電流制限回路が動作し、出力電流工□
は一定値に保たれるが、負荷の状態を検出する事は出来
ない。 本発明は、電流制限回路により、負荷ショートの場合に
出力電流工■を一定に保つだけでなく、負荷ショート、
負荷オープンの様な負荷の状態が正常か異常かを検出出
来る端子を備えた駆動回路を提供する事を目的とする。 〔問題点を解決するための手段〕 本発明は負荷と、出力端子と、入力端子に印加される入
力信号により制御される出力トランジスタと、出力電流
検出用の抵抗とが電源に直列に接続され、前記抵抗の電
圧降下により前記出力トランジスタを制御して前記負荷
のインピーダンスが異常に低下した時に出力電流が過大
になるのを防止する電流制限回路とを備えた駆動回路に
おいて、前記出力端子の電圧と第１の基準電圧とを比較
して前記負荷のインピーダンスが異常に低下したときに
異常を示す信号を出力する第１の比較回路と、前記出力
端子の電圧と第２の基準電圧とを比較して前記負荷のイ
ンピーダンスが異常に高（なった時に異常を示す信号を
出力する第２の比較回前記第１または第２の比較回路が
異常を示す信号を出力した時に異常を示す信号を出力す
る論理回路と、前記入力信号が前記出力トランジスタを
遮断するレベルである時は前記論理回路の出力が異常を
示す信号とならないようにする入力検出手段とを含んで
構成される。 〔実施列〕 次に、本発明について図面を参照して具体的に説明する
。 第１図は本発明の一実施例を示すものであり、第４図と
回−の番号及び記号は同一のものを示す。 第１１においてトランジスタＱｓ ＋ Ｑｔ 、Ｑ３．
Ｑ４は入力端子１に印加される信号のハイ、ロウに応じ
て出力トランジスタＱｓ、Ｑ６を制御する回路を構成し
、入力端子１にハイレベルの信号が印加されると出力ト
ランジスタＱ５＋ Ｑ６が動作し、負荷抵抗ＲＬを駆動
する。また、抵抗Ｒ３，比較回路４．基準電圧源５から
成る回路は電流制限回路であり、負荷抵抗Ｒｒ、のイン
ピーダンスが下がるか、負荷ショートとなって出力電流
が増加しようとしても、一定の電流に抑える様に動作す
る。 一方、比較回路８．基準電圧源７（この基憔電圧をＶＢ
、ＥＦ、とする）、比較回路９．基準電圧源１０（この
基準電圧をＶＲＥＦｓとする）、及び比較回路８．比較
回路９の論理和を出力するＯＲ回路１１、抵抗Ｒ，及び
トランジスタＱ７により構成される検出回路が勢力端子
３およびトランジスタＱ１に接続されている。 次に、本実施例の動作を第１図及び第２図、第３図を用
いて説明する。 第２図において、時間１ ＜ １ｏでは入力電圧がロー
レベルであり、トランジスタＱ’＋は０ＦＦＬ、トラン
ジスタＱ７が動作し、ＯＲ回路１１の出力、すなわち出
力端子６の出力電圧■６はロウレベルになっている。定
常動作時では、入力電圧が時間１ ＝ １゜でハイレベ
ルになると、出力トランジスタＱｓ 、 Ｑ＝が動作し
出力電流工。が流れる。この時の出力電流Ｉ。 出力電圧ｖ０は Ｉ（、＝ （Ｖｃｃ −（ＶｒＨｒ、＋Ｖｃｖ＜ｓａｔ
＞Ｑ５） ）／（ＲＬ＋ ）１１１１） ＩＡＩ（１）
式Ｖ６＝ＶａｐＱｓ＋ＶｃＥ（ｓａｔ）Ｑ３＋Ｒ３ＸＩ
ｇ Ｃ〜〕（２）式で表わされる。 但し、ｖＣＣ：端子２に印加きれる電源電圧ＶＣＫｓａ
ｔ＞ ： ｈランンスタコレクタ・エミッタ間始、１′
Ｄ電圧 Ｖｓｚ：）ランジスタ ベース・エミッタ間電圧 時間ｔ。≦ｔｉｔ、において、抵抗Ｒ８の電圧降下ｖ８
が基準電圧ＶＲｗｖ、よシ小さい為、比較回路４は動作
しない。また、負荷抵抗Ｒｔ、が正常の時にＶｏ（Ｖｕ
ｇｒ。 となるように基準電圧ＶＲｇｐ２が設定されている為、
比較回路８の出力はロウレベルとなっている。また、負
荷抵抗が正常の時にＶｏ） Ｖｙ、ｐ３となるように基
準電圧■Ｒｇｐ３が設定されている為、比較回路９の出
力はロウレベルとなっている。従って、第２図における
時間１ｏ≦１ ＜ １．において、ＯＲ回路１１の出力
Ｖ６はロウレベルとなる。 次に、第２図の時間ｔ１≦１＜１．におい
ないように制限される駆動回路に関する。 〔従来の技術〕 駆動回路の負荷ショート時の保護としては、出力トラン
ジスタの出力電流を検出し、出力電流がある設定レベル
を越えると、出力電流がそれ以上流れない様に電流制限
を掛けるか、又は出力をＯＦ Ｆさせる様になっている
。 第４図に従来の駆動回路の一例を示す。 第４図に示す従来回路において、１は入力端子。 ２は電源端子、３は出力端子、４は比較回路、５は比較
回路の基準電圧源（この基準電圧をＶＲＥＦｓとする。 ）である。また、Ｒ１％Ｒ，は抵抗（これらの抵抗値も
Ｒ１−Ｒ８で表わす）、Ｒｔ、は負荷抵抗Ｑｔ −Ｑ。 はＮＰＮ）ランジスタを示す。第４図に示す従来の駆動
回路の動作としては、入力端子１にハイレベルの電圧が
印加されると出力トランジスタＱ６が動作し負荷抵抗Ｒ
，Ｌを駆動し、出力電流工。が流れる。 ここで、負荷抵抗ＲＬのインピーダンスが下がるか、負
荷ショートとなシ出力を流ムが増加し、抵抗′ＰＬ８の
電圧降下（以下■８て表わす）が、Ｖ８＝ＲｓｘＩｏ≧
ＶＲ，ＥＦ、となると、比較回路４が動作し出力電流Ｉ
。ｆ：ＩＯ＝ ＶＲＥＦＩ／ Ｒ，の一定値になる機制
御し、出力トランジスタの過電流による破壊を防止して
いる。 〔発明が解決しようとする問題点〕 上述した従来の駆動回路において、負荷抵抗比のインピ
ーダンスが下がった場合、又は負荷ショートの場合は、
比較回路４を含む電流制限回路が動作し、出力電流工□
は一定値に保たれるが、負荷の状態を検出する事は出来
ない。 本発明は、電流制限回路により、負荷ショートの場合に
出力電流工■を一定に保つだけでなく、負荷ショート、
負荷オープンの様な負荷の状態が正常か異常かを検出出
来る端子を備えた駆動回路を提供する事を目的とする。 〔問題点を解決するための手段〕 本発明は負荷と、出力端子と、入力端子に印加される入
力信号により制御される出力トランジスタと、出力電流
検出用の抵抗とが電源に直列に接続され、前記抵抗の電
圧降下により前記出力トランジスタを制御して前記負荷
のインピーダンスが異常に低下した時に出力電流が過大
になるのを防止する電流制限回路とを備えた駆動回路に
おいて、前記出力端子の電圧と第１の基準電圧とを比較
して前記負荷のインピーダンスが異常に低下したときに
異常を示す信号を出力する第１の比較回路と、前記出力
端子の電圧と第２の基準電圧とを比較して前記負荷のイ
ンピーダンスが異常に高（なった時に異常を示す信号を
出力する第２の比較回前記第１または第２の比較回路が
異常を示す信号を出力した時に異常を示す信号を出力す
る論理回路と、前記入力信号が前記出力トランジスタを
遮断するレベルである時は前記論理回路の出力が異常を
示す信号とならないようにする入力検出手段とを含んで
構成される。 〔実施列〕 次に、本発明について図面を参照して具体的に説明する
。 第１図は本発明の一実施例を示すものであり、第４図と
回−の番号及び記号は同一のものを示す。 第１１においてトランジスタＱｓ ＋ Ｑｔ 、Ｑ３．
Ｑ４は入力端子１に印加される信号のハイ、ロウに応じ
て出力トランジスタＱｓ、Ｑ６を制御する回路を構成し
、入力端子１にハイレベルの信号が印加されると出力ト
ランジスタＱ５＋ Ｑ６が動作し、負荷抵抗ＲＬを駆動
する。また、抵抗Ｒ３，比較回路４．基準電圧源５から
成る回路は電流制限回路であり、負荷抵抗Ｒｒ、のイン
ピーダンスが下がるか、負荷ショートとなって出力電流
が増加しようとしても、一定の電流に抑える様に動作す
る。 一方、比較回路８．基準電圧源７（この基憔電圧をＶＢ
、ＥＦ、とする）、比較回路９．基準電圧源１０（この
基準電圧をＶＲＥＦｓとする）、及び比較回路８．比較
回路９の論理和を出力するＯＲ回路１１、抵抗Ｒ，及び
トランジスタＱ７により構成される検出回路が勢力端子
３およびトランジスタＱ１に接続されている。 次に、本実施例の動作を第１図及び第２図、第３図を用
いて説明する。 第２図において、時間１ ＜ １ｏでは入力電圧がロー
レベルであり、トランジスタＱ’＋は０ＦＦＬ、トラン
ジスタＱ７が動作し、ＯＲ回路１１の出力、すなわち出
力端子６の出力電圧■６はロウレベルになっている。定
常動作時では、入力電圧が時間１ ＝ １゜でハイレベ
ルになると、出力トランジスタＱｓ 、 Ｑ＝が動作し
出力電流工。が流れる。この時の出力電流Ｉ。 出力電圧ｖ０は Ｉ（、＝ （Ｖｃｃ −（ＶｒＨｒ、＋Ｖｃｖ＜ｓａｔ
＞Ｑ５） ）／（ＲＬ＋ ）１１１１） ＩＡＩ（１）
式Ｖ６＝ＶａｐＱｓ＋ＶｃＥ（ｓａｔ）Ｑ３＋Ｒ３ＸＩ
ｇ Ｃ〜〕（２）式で表わされる。 但し、ｖＣＣ：端子２に印加きれる電源電圧ＶＣＫｓａ
ｔ＞ ： ｈランンスタコレクタ・エミッタ間始、１′
Ｄ電圧 Ｖｓｚ：）ランジスタ ベース・エミッタ間電圧 時間ｔ。≦ｔｉｔ、において、抵抗Ｒ８の電圧降下ｖ８
が基準電圧ＶＲｗｖ、よシ小さい為、比較回路４は動作
しない。また、負荷抵抗Ｒｔ、が正常の時にＶｏ（Ｖｕ
ｇｒ。 となるように基準電圧ＶＲｇｐ２が設定されている為、
比較回路８の出力はロウレベルとなっている。また、負
荷抵抗が正常の時にＶｏ） Ｖｙ、ｐ３となるように基
準電圧■Ｒｇｐ３が設定されている為、比較回路９の出
力はロウレベルとなっている。従って、第２図における
時間１ｏ≦１ ＜ １．において、ＯＲ回路１１の出力
Ｖ６はロウレベルとなる。 次に、第２図の時間ｔ１≦１＜１．におい
【、負荷抵抗
Ｒしのインピーダンスが下がり、出力電流ＩＯが増加し
、Ｉ、） ｘ Ｒ，） ＶＲＥＦ ！となると比較回路
４により電流制限回路が動作し、出力電流を一定値に保
つ。 ここで、時間ｔ１≦１（１２における出力電流”Ｏ＋
出力電圧■ｏ′は、次式で定義される。 Ｉｏ／＝ＶＲＥＦ、／Ｒ，（ＡＪ （３）式Ｖｏ’
＝Ｖｃｃ−１？、Ｌｘ ＩＯ’ （” ’
Ｊ （４）式この時、ＶＲＦＩＦ、 （Ｖｏ’となる
ため、比較回路８の出力電圧はハイレベルとなる。また
、比較回路９はＶＲＥＦ３ （Ｖ６’の為、出力電圧が
ロウレベルのｔ ｔである。従って、ＯＲ回路］１の出
力すなわち端子６の出力電圧■６は、時間ｔ１≦１ ＜
１２においてハイレベルと彦ろ。 また、第２図に示すｔ２≦１＜１３は、時間ｔ。≦１＜
１゜と同様の動作であり、時間ｔ３≦ｔは時間ｉ＜ｉｏ
と同様の動作である。 次にＭ３図において、時間ｔ０≦１＜１．の動作は第２
図に示す時間１ｏ≦１＜１．の動作と同様である。 時間１．≦１＜１２において負荷抵抗Ｒｔ、がオープン
になると、出力電流■ｏ、出力電圧ｖｏともにＯＡ、
ＯＶとなり 、 ＶＲＥＦ３ ） Ｖｏとなるため比較
回路９の出力はハイレベルとなる。ｉた、比較回路８は
ＶＲＥＦ２ ：＞ Ｖ６であり、出力がロウレベルであ
る。従って、０几回路１１の出力はハイレベルとなる。 以上述べた様に、０几回路】１の出力は、負荷抵抗ＲＩ
Ｌがショート又はオーブン等の異常になると入力信号が
ハイレベルの時に正常負荷時に対してハイレベルを出力
する。 〔発明の効果〕 以上説明した様に、本発明の駆動回路によれば負荷抵抗
のインピーダンスが異常に低下した場合に出力電流を一
定に保つ様制鐸するだけではなく、負荷ショート、負荷
オーブン等の異常負荷を検出する事が可能となる。 従って、例えば本発明をマイコンで駆動した場合におい
て、マイコンによって第１および第２の比較回路に接続
される論理回路の出力をモニターする様にすれば、負荷
異常の警告を出す事、又はなる。
Ｒしのインピーダンスが下がり、出力電流ＩＯが増加し
、Ｉ、） ｘ Ｒ，） ＶＲＥＦ ！となると比較回路
４により電流制限回路が動作し、出力電流を一定値に保
つ。 ここで、時間ｔ１≦１（１２における出力電流”Ｏ＋
出力電圧■ｏ′は、次式で定義される。 Ｉｏ／＝ＶＲＥＦ、／Ｒ，（ＡＪ （３）式Ｖｏ’
＝Ｖｃｃ−１？、Ｌｘ ＩＯ’ （” ’
Ｊ （４）式この時、ＶＲＦＩＦ、 （Ｖｏ’となる
ため、比較回路８の出力電圧はハイレベルとなる。また
、比較回路９はＶＲＥＦ３ （Ｖ６’の為、出力電圧が
ロウレベルのｔ ｔである。従って、ＯＲ回路］１の出
力すなわち端子６の出力電圧■６は、時間ｔ１≦１ ＜
１２においてハイレベルと彦ろ。 また、第２図に示すｔ２≦１＜１３は、時間ｔ。≦１＜
１゜と同様の動作であり、時間ｔ３≦ｔは時間ｉ＜ｉｏ
と同様の動作である。 次にＭ３図において、時間ｔ０≦１＜１．の動作は第２
図に示す時間１ｏ≦１＜１．の動作と同様である。 時間１．≦１＜１２において負荷抵抗Ｒｔ、がオープン
になると、出力電流■ｏ、出力電圧ｖｏともにＯＡ、
ＯＶとなり 、 ＶＲＥＦ３ ） Ｖｏとなるため比較
回路９の出力はハイレベルとなる。ｉた、比較回路８は
ＶＲＥＦ２ ：＞ Ｖ６であり、出力がロウレベルであ
る。従って、０几回路１１の出力はハイレベルとなる。 以上述べた様に、０几回路】１の出力は、負荷抵抗ＲＩ
Ｌがショート又はオーブン等の異常になると入力信号が
ハイレベルの時に正常負荷時に対してハイレベルを出力
する。 〔発明の効果〕 以上説明した様に、本発明の駆動回路によれば負荷抵抗
のインピーダンスが異常に低下した場合に出力電流を一
定に保つ様制鐸するだけではなく、負荷ショート、負荷
オーブン等の異常負荷を検出する事が可能となる。 従って、例えば本発明をマイコンで駆動した場合におい
て、マイコンによって第１および第２の比較回路に接続
される論理回路の出力をモニターする様にすれば、負荷
異常の警告を出す事、又はなる。
第１図は本発明の一実施例を示す回路図、第２図および
第３図は第１図に示す実施例の各部の動作波形図、第４
図は従来の駆動回路を示す回路図である。 １・・・・・・入力端子、２・・・・・・電源端子、３
・・・・・・出力端子、４．８．９・・・・・・比較回
路、５．７．１０・・・・・・比較回路基準電圧、６・
・・・・・ＯＲ回路出力端子、１１・・・・・・ＯＲ回
路ｓ Ｑｔ−Ｑ７・・・・・・トランジスタ、Ｒ４−Ｒ
３・・・・・・抵抗。 弄 ２ Ｎ ｉ３ＷＪ 茅 ４ 阿
第３図は第１図に示す実施例の各部の動作波形図、第４
図は従来の駆動回路を示す回路図である。 １・・・・・・入力端子、２・・・・・・電源端子、３
・・・・・・出力端子、４．８．９・・・・・・比較回
路、５．７．１０・・・・・・比較回路基準電圧、６・
・・・・・ＯＲ回路出力端子、１１・・・・・・ＯＲ回
路ｓ Ｑｔ−Ｑ７・・・・・・トランジスタ、Ｒ４−Ｒ
３・・・・・・抵抗。 弄 ２ Ｎ ｉ３ＷＪ 茅 ４ 阿
Claims (1)
- 【特許請求の範囲】 負荷と、出力端子と、入力端子に印加される入力信号に
より制御される出力トランジスタと、出力電流検出用の
抵抗とが電源に直列に接続され、前記抵抗の電圧降下に
より前記出力トランジスタを制御して前記負荷のインピ
ーダンスが異常に低下した時に出力電流が過大になるの
を防止する電流制限回路とを備えた駆動回路において、 前記出力端子の電圧と第１の基準電圧とを比較して前記
負荷のインピーダンスが異常に低下したときに異常を示
す信号を出力する第１の比較回路と、前記出力端子の電
圧と第２の基準電圧とを比較して前記負荷のインピーダ
ンスが異常に高くなった時に異常を示す信号を出力する
第２の比較回路と、前記第１および第２の比較回路に接
続され前記第１または第２の比較回路が異常を示す信号
を出力した時に異常を示す信号を出力する論理回路と、
前記入力信号が前記出力トランジスタを遮断するレベル
である時は前記論理回路の出力が異常を示す信号となら
ないようにする入力検出手段とを含むことを特徴とする
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132199A JPS63296409A (ja) | 1987-05-27 | 1987-05-27 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132199A JPS63296409A (ja) | 1987-05-27 | 1987-05-27 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63296409A true JPS63296409A (ja) | 1988-12-02 |
| JPH0452010B2 JPH0452010B2 (ja) | 1992-08-20 |
Family
ID=15075710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132199A Granted JPS63296409A (ja) | 1987-05-27 | 1987-05-27 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63296409A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179494A (en) * | 1989-04-18 | 1993-01-12 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Excess voltage protection apparatus for an electric vehicle |
-
1987
- 1987-05-27 JP JP62132199A patent/JPS63296409A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179494A (en) * | 1989-04-18 | 1993-01-12 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Excess voltage protection apparatus for an electric vehicle |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452010B2 (ja) | 1992-08-20 |
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