JPH0452010B2 - - Google Patents
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- Publication number
- JPH0452010B2 JPH0452010B2 JP62132199A JP13219987A JPH0452010B2 JP H0452010 B2 JPH0452010 B2 JP H0452010B2 JP 62132199 A JP62132199 A JP 62132199A JP 13219987 A JP13219987 A JP 13219987A JP H0452010 B2 JPH0452010 B2 JP H0452010B2
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- JP
- Japan
- Prior art keywords
- output
- circuit
- load
- abnormality
- voltage
- Prior art date
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Links
- 230000005856 abnormality Effects 0.000 claims description 12
- 230000007423 decrease Effects 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 4
- 101100152598 Arabidopsis thaliana CYP73A5 gene Proteins 0.000 description 4
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 4
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 4
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 4
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 4
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 4
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、駆動回路に関し、特に出力電流が過
大にならないように制限される駆動回路に関す
る。
大にならないように制限される駆動回路に関す
る。
駆動回路の負荷シヨート時の保護としては、出
力トランジスタの出力電流を検出し、出力電流が
ある設定レベルを越えると、出力電流がそれ以上
流れない様に電流制限を掛けるか、又は出力を
OFFさせる様になつている。
力トランジスタの出力電流を検出し、出力電流が
ある設定レベルを越えると、出力電流がそれ以上
流れない様に電流制限を掛けるか、又は出力を
OFFさせる様になつている。
第４図に従来の駆動回路の一例を示す。
第４図に示す従来回路において、１は入力端
子、２は電源端子、３は出力端子、４は比較回
路、５は比較回路の基準電圧源（この基準電圧を
VREF1とする）。である。また、R1〜R8は抵抗
（これらの抵抗値もR1〜R8で表わす）、RLは負荷
抵抗Q1〜Q6はNPNトランジスタを示す。第４図
に示す従来の駆動回路の動作としては、入力端子
１にハイレベルの電圧が印加されると出力トラン
ジスタQ6が動作し負荷抵抗RLを駆動し、出力電
流I0が流れる。
子、２は電源端子、３は出力端子、４は比較回
路、５は比較回路の基準電圧源（この基準電圧を
VREF1とする）。である。また、R1〜R8は抵抗
（これらの抵抗値もR1〜R8で表わす）、RLは負荷
抵抗Q1〜Q6はNPNトランジスタを示す。第４図
に示す従来の駆動回路の動作としては、入力端子
１にハイレベルの電圧が印加されると出力トラン
ジスタQ6が動作し負荷抵抗RLを駆動し、出力電
流I0が流れる。
ここで、負荷抵抗RLのインピーダンスが下が
るか、負荷ショートとなり出力電流I0が増加し、
抵抗R8の電圧降下（以下V8で表わす）が、V8＝
R8×I0≧VREF1となると、比較回路４が動作し
出力電流I0をI0＝VREF1／R8の一定値になる様制
御し、出力トランジスタの過電流による破壊を防
止している。
るか、負荷ショートとなり出力電流I0が増加し、
抵抗R8の電圧降下（以下V8で表わす）が、V8＝
R8×I0≧VREF1となると、比較回路４が動作し
出力電流I0をI0＝VREF1／R8の一定値になる様制
御し、出力トランジスタの過電流による破壊を防
止している。
上述した従来の駆動回路において、負荷抵抗
RLのインピーダンスが下がった場合、又は負荷
ショートの場合は、比較回路４を含む電流制限回
路が動作し、出力電流I0は一定値に保たれるが、
負荷の状態を検出する事は出来ない。
RLのインピーダンスが下がった場合、又は負荷
ショートの場合は、比較回路４を含む電流制限回
路が動作し、出力電流I0は一定値に保たれるが、
負荷の状態を検出する事は出来ない。
本発明は、電流制限回路により、負荷シヨート
の場合に出力電流I0を一定に保つだけでなく、負
荷ショート、負荷オープンの様な負荷の状態が正
常か異常かを検出出来る端子を備えた駆動回路を
提供する事を目的とする。
の場合に出力電流I0を一定に保つだけでなく、負
荷ショート、負荷オープンの様な負荷の状態が正
常か異常かを検出出来る端子を備えた駆動回路を
提供する事を目的とする。
本発明は負荷と、出力端子と、入力端子に印加
される入力信号により制御される出力トランジス
タと、出力電流検出用の抵抗とが電源に直列に接
続され、前記抵抗の電圧降下により前記出力トラ
ンジスタを制御して前記負荷のインピーダンスが
異常に低下した時に出力電流が過大になるのを防
止する電流制限回路とを備えた駆動回路におい
て、 前記出力端子の電圧と第１の基準電圧とを比較
して前記負荷のインピーダンスが異常に低下した
ときに異常を示す信号を出力する第１の比較回路
と、前記出力端子の電圧と第２の基準電圧とを比
較して前記負荷のインピーダンスが異常に高くな
つた時に異常を示す信号を出力する第２の比較回
路と、前記第１および第２の比較回路に接続され
前記第１または第２の比較回路が異常を示す信号
を出力した時に異常を示す信号を出力する論理回
路と、前記入力信号が前記出力トランジスタを遮
断するレベルである時は前記論理回路の出力が異
常を示す信号とならないようにする入力検出手段
とを含んで構成される。
される入力信号により制御される出力トランジス
タと、出力電流検出用の抵抗とが電源に直列に接
続され、前記抵抗の電圧降下により前記出力トラ
ンジスタを制御して前記負荷のインピーダンスが
異常に低下した時に出力電流が過大になるのを防
止する電流制限回路とを備えた駆動回路におい
て、 前記出力端子の電圧と第１の基準電圧とを比較
して前記負荷のインピーダンスが異常に低下した
ときに異常を示す信号を出力する第１の比較回路
と、前記出力端子の電圧と第２の基準電圧とを比
較して前記負荷のインピーダンスが異常に高くな
つた時に異常を示す信号を出力する第２の比較回
路と、前記第１および第２の比較回路に接続され
前記第１または第２の比較回路が異常を示す信号
を出力した時に異常を示す信号を出力する論理回
路と、前記入力信号が前記出力トランジスタを遮
断するレベルである時は前記論理回路の出力が異
常を示す信号とならないようにする入力検出手段
とを含んで構成される。
次に、本発明について図面を参照して具体的に
説明する。
説明する。
第１図は本発明の一実施例を示すものであり、
第４図と同一の番号及び記号は同一のものを示
す。
第４図と同一の番号及び記号は同一のものを示
す。
第１図においてトランジスタQ1，Q2，Q3，Q4
は入力端子１に印加される信号のハイ、ロウに応
じて出力トランジスタQ5，Q6を制御する回路を
構成し、入力端子１にハイレベルの信号が印加さ
れると出力トランジスタQ5，Q6が動作し、負荷
抵抗RLを駆動する。また、抵抗R8、比較回路４、
基準電圧源５から成る回路は電流制限回路であ
り、負荷抵抗RLのインピーダンスが下がるか、
負荷ショートとなつて出力電流が増加しようとし
ても、一定の電流に抑える様に動作する。
は入力端子１に印加される信号のハイ、ロウに応
じて出力トランジスタQ5，Q6を制御する回路を
構成し、入力端子１にハイレベルの信号が印加さ
れると出力トランジスタQ5，Q6が動作し、負荷
抵抗RLを駆動する。また、抵抗R8、比較回路４、
基準電圧源５から成る回路は電流制限回路であ
り、負荷抵抗RLのインピーダンスが下がるか、
負荷ショートとなつて出力電流が増加しようとし
ても、一定の電流に抑える様に動作する。
一方、比較回路８、基準電圧源７（この基準電
圧をVREF2とする）、比較回路９、基準電圧源１
０（この基準電圧をVREF3とする）、及び比較回
路８、比較回路９の論理和を出力するOR回路１
１、抵抗R9及びトランジスタQ7により構成され
る検出回路が出力端子３およびトランジスタQ1
に接続されている。
圧をVREF2とする）、比較回路９、基準電圧源１
０（この基準電圧をVREF3とする）、及び比較回
路８、比較回路９の論理和を出力するOR回路１
１、抵抗R9及びトランジスタQ7により構成され
る検出回路が出力端子３およびトランジスタQ1
に接続されている。
次に、本実施例の動作を第１図及び第２図、第
３図を用いて説明する。
３図を用いて説明する。
第２図において、時間ｔ＜t0では入力電圧がロ
ーレベルであり、トランジスタQ1はOFFし、ト
ランジスタQ7が動作し、OR回路１１の出力、す
なわち出力端子６の出力電圧V6はロウレベルに
なつている。定常動作時では、入力電圧が時間ｔ
＝t0でハイレベルになると、出力トランジスタ
Q5，Q6が動作し出力電流I0が流れる。この時の
出力電流I0出力電圧V0は I0＝｛VCC−（VBEQ6 ＋VCE(sat)Q5）｝／（RL＋R8） 〔Ａ〕 (1)式 V0＝VBEQ6＋VCE(sat)Q5＋R8×I0 〔Ｖ〕 (2)式 で表わされる。
ーレベルであり、トランジスタQ1はOFFし、ト
ランジスタQ7が動作し、OR回路１１の出力、す
なわち出力端子６の出力電圧V6はロウレベルに
なつている。定常動作時では、入力電圧が時間ｔ
＝t0でハイレベルになると、出力トランジスタ
Q5，Q6が動作し出力電流I0が流れる。この時の
出力電流I0出力電圧V0は I0＝｛VCC−（VBEQ6 ＋VCE(sat)Q5）｝／（RL＋R8） 〔Ａ〕 (1)式 V0＝VBEQ6＋VCE(sat)Q5＋R8×I0 〔Ｖ〕 (2)式 で表わされる。
但し、VCC：端子２に印加される電源電圧
VCE(sat)：トランジスタ コレクタ・エミツタ間
飽和電圧 VBE：トランジスタ ベース・エミツタ間電圧 時間t0≦ｔ＜t1において、抵抗R8の電圧降下V8
が基準電圧VREF1より小さい為、比較回路４は動
作しない。また、負荷抵抗RLが正常の時にV0＜
VREF2となるように基準電圧VREF2が設定されてい
る為、比較回路８の出力はロウレベルとなつてい
る。また、負荷抵抗が正常の時にV0＞VREF3とな
るように基準電圧VREF3が設定されている為、比
較回路９の出力はロウレベルとなつている。従つ
て、第２図における時間t0≦ｔ＜t1において、
OR回路１１の出力V6はロウレベルとなる。
飽和電圧 VBE：トランジスタ ベース・エミツタ間電圧 時間t0≦ｔ＜t1において、抵抗R8の電圧降下V8
が基準電圧VREF1より小さい為、比較回路４は動
作しない。また、負荷抵抗RLが正常の時にV0＜
VREF2となるように基準電圧VREF2が設定されてい
る為、比較回路８の出力はロウレベルとなつてい
る。また、負荷抵抗が正常の時にV0＞VREF3とな
るように基準電圧VREF3が設定されている為、比
較回路９の出力はロウレベルとなつている。従つ
て、第２図における時間t0≦ｔ＜t1において、
OR回路１１の出力V6はロウレベルとなる。
次に、第２図の時間t1≦ｔ＜t2において、負荷
抵抗RLのインピーダンスが下がり、出力電流I0が
増加し、I0×R8＞VREF1となると比較回路４によ
り電流制限回路が動作し、出力電流を一定値に保
つ。ここで、時間t1≦ｔ＜t2における出力電流
I0′、出力電圧V0′は、次式で定義される。
抵抗RLのインピーダンスが下がり、出力電流I0が
増加し、I0×R8＞VREF1となると比較回路４によ
り電流制限回路が動作し、出力電流を一定値に保
つ。ここで、時間t1≦ｔ＜t2における出力電流
I0′、出力電圧V0′は、次式で定義される。
I0′＝VREF1／R8 〔Ａ〕 (3)式
V0′＝VCC−RL×I0′ 〔Ｖ〕 (4)式
この時、VREF2＜V0′となるため、比較回路８の
出力電力はハイレベルとなる。また、比較回路９
はVREF3＜V0′の為、出力電圧がロウレベルのまま
である。従つて、OR回路１１の出力すなわち端
子６の出力電圧V6は、時間t1≦ｔ＜t2においてハ
イレベルとなる。
出力電力はハイレベルとなる。また、比較回路９
はVREF3＜V0′の為、出力電圧がロウレベルのまま
である。従つて、OR回路１１の出力すなわち端
子６の出力電圧V6は、時間t1≦ｔ＜t2においてハ
イレベルとなる。
また、第２図に示すt2≦ｔ＜t3は、時間t0≦ｔ
＜t1と同様の動作であり、時間t3≦ｔは時間ｔ＜
t0と同様の動作である。
＜t1と同様の動作であり、時間t3≦ｔは時間ｔ＜
t0と同様の動作である。
次に第３図において、時間t0≦ｔ＜t1の動作は
第２図に示す時間t0≦ｔ＜t1の動作と同様であ
る。
第２図に示す時間t0≦ｔ＜t1の動作と同様であ
る。
時間t1≦ｔ＜t2において負荷抵抗RLがオープン
になると、出力電流I0、出力電圧V0ともにOA，
OVとなり、VREF3V0となるため比較回路９の出
力はハイレベルとなる。また、比較回路８は
VREF2＞V0であり、出力がロウレベルである。従
つて、OR回路１１の出力はハイレベルとなる。
になると、出力電流I0、出力電圧V0ともにOA，
OVとなり、VREF3V0となるため比較回路９の出
力はハイレベルとなる。また、比較回路８は
VREF2＞V0であり、出力がロウレベルである。従
つて、OR回路１１の出力はハイレベルとなる。
以上述べた様に、OR回路１１の圧力は、負荷
抵抗RLがシヨート又はオープン等の異常になる
と入力信号がハイレベルの時に正常負荷時に対し
てハイレベルを出力する。
抵抗RLがシヨート又はオープン等の異常になる
と入力信号がハイレベルの時に正常負荷時に対し
てハイレベルを出力する。
以上説明した様に、本発明の駆動回路によれば
負荷抵抗のインピーダンスが異常に低下した場合
に出力電流を一定に保つ様制御するだけではな
く、負荷シヨート、負荷オープン等の異常負荷を
検出する事が可能となる。
負荷抵抗のインピーダンスが異常に低下した場合
に出力電流を一定に保つ様制御するだけではな
く、負荷シヨート、負荷オープン等の異常負荷を
検出する事が可能となる。
従つて、例えば本発明をマイコンで駆動した場
合において、マイコンによつて第１および第２の
比較回路に接続される論理回路の出力をモニター
する様にすれば、負荷異常の警告を出す事、又は
駆動回路をマイコンによりオフさせる事が可能と
なる。
合において、マイコンによつて第１および第２の
比較回路に接続される論理回路の出力をモニター
する様にすれば、負荷異常の警告を出す事、又は
駆動回路をマイコンによりオフさせる事が可能と
なる。
第１図は本発明の一実施例を示す回路図、第２
図および第３図は第１図に示す実施例の各部の動
作波形図、第４図は従来の駆動回路を示す回路図
である。 １……入力端子、２……電源端子、３……出力
端子、４，８，９……比較回路、５，７，１０…
…比較回路基準電圧、６……OR回路出力端子、
１１……OR回路、Q1〜Q7……トランジスタ、R1
〜R9……抵抗。
図および第３図は第１図に示す実施例の各部の動
作波形図、第４図は従来の駆動回路を示す回路図
である。 １……入力端子、２……電源端子、３……出力
端子、４，８，９……比較回路、５，７，１０…
…比較回路基準電圧、６……OR回路出力端子、
１１……OR回路、Q1〜Q7……トランジスタ、R1
〜R9……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 負荷と、出力端子と、入力端子に印加される
入力信号により制御される出力トランジスタと、
出力電流検出用の抵抗とが電源に直列に接続さ
れ、前記抵抗の電圧降下により前記出力トランジ
スタを制御して前記負荷のインピーダンスが異常
に低下した時に出力電流が過大になるのを防止す
る電流制限回路とを備えた駆動回路において、 前記出力端子の電圧と第１の基準電圧とを比較
して前記負荷のインピーダンスが異常に低下した
ときに異常を示す信号を出力する第１の比較回路
と、前記出力端子の電圧と第２の基準電圧とを比
較して前記負荷のインピーダンスが異常に高くな
つた時に異常を示す信号を出力する第２の比較回
路と、前記第１および第２の比較回路に接続され
前記第１または第２の比較回路が異常を示す信号
を出力した時に異常を示す信号を出力する論理回
路と、前記入力信号が前記出力トランジスタを遮
断するレベルである時は前記論理回路の出力が異
常を示す信号とならないようにする入力検出手段
とを含むことを特徴とする駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132199A JPS63296409A (ja) | 1987-05-27 | 1987-05-27 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132199A JPS63296409A (ja) | 1987-05-27 | 1987-05-27 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63296409A JPS63296409A (ja) | 1988-12-02 |
| JPH0452010B2 true JPH0452010B2 (ja) | 1992-08-20 |
Family
ID=15075710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132199A Granted JPS63296409A (ja) | 1987-05-27 | 1987-05-27 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63296409A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2553026Y2 (ja) * | 1989-04-18 | 1997-11-05 | 株式会社豊田自動織機製作所 | 保護装置 |
-
1987
- 1987-05-27 JP JP62132199A patent/JPS63296409A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63296409A (ja) | 1988-12-02 |
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