JPS63290476A

JPS63290476A - エンファシス回路

Info

Publication number: JPS63290476A
Application number: JP62125246A
Authority: JP
Inventors: Seiji Yoshida; 吉田　政二; Hironao Sakaguchi; 坂口　裕直; Yasutoshi Matsuo; 泰俊松尾
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1987-05-22
Filing date: 1987-05-22
Publication date: 1988-11-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はエンファシス回路（本明細古においては、互い
に相補的な特性を持つプリエンファシス回路とディエン
ファシス回路の両方、またはいずれかの一方を総称して
エンファシス回路と呼ぶ）に係り、特にＶＴＲ等の記録
系及び再生系において映像信号に含まれる雑音成分を低
減し得るエンファシス回路に関する。

従来の技術映像信号を周波数変調して記録、再生する装置において
は、三角雑音を低減するために、記録時には高周波成分
を強ｍ（プリエンファシス）し、再生時にはそれを元に
もどす（ディエンファシス）ということが行なわれてい
る。一般に１ンフアシス研を大きくすれば雑音低減の効
果は増大するが、エンファシス吊を大ぎくしすぎるとＦ
Ｍキャリア周波数が高くなりすぎることにより再生時に
いわゆる反転現象が起こってしまうという問題点がある
。そこでこのＦＭキャリア周波数が高くなりすぎないよ
うにホワイトクリップ回路が設けられるが、このホワイ
トクリップ回路によって切り捨てられる坦が多いと、再
生信号においては高周波成分の欠落が多いことになり、
画質が劣化する。

この欠点を是正するために、入力信号の高周波成分を取
り出した後、振幅制限回路によって大振幅時の利得を小
振幅時に比して下げてから入力信号に加えるとい方式が
用いられている。従来、この振幅制限回路の入力振幅対
出力振幅特性は第１０図に示すように、入力振幅に応じ
て２段階の傾斜を有するものであった。

発明が解決しようとする問題点従来のような入力振幅に対する利得の変化が２段階にの
み変化する振幅制限回路ではその振幅制限回路を含むプ
リエンファシス回路のプリエンファシス特性は第１１図
に示すようになる。このプリエンファシス特性において
、例えば−２０ｄＢ入力時と一３０ｄ３人力時とではほ
とんどそのエンファシスｍが異ならないという問題点が
あった。

本発明は、大振幅時及び中振幅時のエンファシス母を従
来と同程度にしたまま、小振幅時においては、従来より
もエンファシス吊を多くし、再生時の雑音を低減するエ
ンファシス回路を提供することを目的とする。

問題点を解決するための手段第１図は本発明におけるエンファシス回路の原理ブロッ
ク図を示す。同図中、入力端子１より入来した映像信号
がフィルタ回路２により高周波成分を一波された後、非
線形回路３により非線形レベル特性を付与され、更に係
数回路４を軽て演鋒回路５に供給され、ここで入力映像
信号と演算されてエンファシス特性が付与され出力端子
６から取り出される。

かかる構成のエンファシス回路において非線形回路３は
入力振幅が小さいほど利得が大きく、かつ入力振幅に応
じて少なくとも３段階の傾斜を有する入力振幅対出力振
幅特性を持った非線形回路よりなる。

作用上記非線形回路を入力振幅対出力振幅特性（振幅制限レ
ベル）が異なる複数個の振幅制限回路を入力側に対して
並列に配し、それぞれの振幅制限回路の出力を加算する
という構成にすることにより、この非線形回路全体の入
力振幅対出力振幅特性はそれぞれの振幅制限回路の入力
振幅対出力振幅特性を足し合わせたものになる。これに
よってこの非線形回路の入力振幅対出力振幅特性が入力
振幅に応じて少なくとも３段階の傾斜をするようにし得
る。ここにおいて、最初の利得変化が起こる点よりも小
さい振幅を小振幅、最後の利得変化が起こる点よりも大
きい振幅を大振幅、その間の振幅を中振幅と呼ぶ。この
ような特性を持った非線形回路を用いることによって、
小振幅時の利得特性を急峻に立ち上がらせることが旬能
となり、プリエンファシス特性における小振幅入力同志
の区別が明瞭となる。再生系の場合においては、記録系
と相補的な回路を用いることによりディエンファシス特
性もプリエンファシス特性と相補的なものが得られる。

このことから中振幅入力時と大振幅入力時のエンファシ
ス憬を従来と同程度にしたまま、小振幅入力時において
のみ従来に比してエンファシス量を大きくし得る。この
ことはホワイトクリップで切り捨てられる道を増やさず
にエンファシスａを大きくできることを意味し、再生時
における雑音が低減される。

実施例第２図は本発明の第１実施例の回路系統図を示す。これ
はプリエンファシス回路に本発明を適用した実施例であ
る。同図において入力端子７に入来した記録映像信号は
積分回路と減鋒器よりなる高域フィルタ（時定数回路）
８によって、その高周波成分が一波され、非線形回路９
に供給される。

この出力はエンファシス量に係る係数回路１０を経て加
算器１１において入力映像信号と加算されたあとエンフ
ァシス特性を付与された映像信号として端子１２より取
り出される。

ここで上記非線形回路つとして第３図（Ａ）のブロック
図に示すような振幅制限レベルの異なる二つの振幅制限
回路１４及び１５とそれらの両川力信号を加算する加算
回路１６とからなる非線形回路を用いている。

同図（Ａ）において入力端子１３へは第２図に示す高域
フィルタ８の出力が加えられ振幅制限回路１４及び１５
によって振幅制限されたあと加算器１６でそれらの出力
が加算され出力端Ｆ１７から取り出され第４図に示す係
数回路１０へと供給される。

第４図は、上記二つの振幅制限回路の入力娠幅対出力振
幅特性を示したもので、同図中線■は第３図（Ａ＞の振
幅制限回路１４の特性を示し、線■は第３図（Ａ）の振
幅制限回路１５の特性を示す。上記、非線形回路の入力
振幅対出力娠幅特性は第５図に示すように入力振幅に応
じて出力振幅が３段階の傾斜を有しており、これは、加
算回路１６により第４図における二つの振幅制限回路１
４及び１５の特性■および■を加算合成することによっ
て得られるものである。

第３図（Ｂ）に上記非線形回路９の具体的な回路図を示
す。同図（Ｂ）においてトランジスタＱ１及びＱａのベ
ースは入力端子１３に接続され、Ｑｌ及びＱａのベース
は直流電圧源１８の１極側に接続されている。それぞれ
のトランジスタのエミッタは定電流電源（電流■）を介
して接地され、かつＱ＋及びＱｌのエミッタは抵抗Ｒ１
によって、またＱｌ及びＱａのエミッタは抵抗Ｒ２によ
って結ばれている。さらにＱｌ及びＱａのコレクタは直
接電源Ｖｃｃに、Ｑｌ及びＱａのコレクタは抵抗Ｒ３を
介してＶｃｃに接続され、かつＱｌ及びＱａのコレクタ
は出力端子１７に接続されている。

次に上記の非線形回路９の動作につき説明する。

第３図（Ｂ）において、入力端子１３の入力信号レベル
が直流電圧源１８の直流電圧と等しい場合は、差動増幅
器構成のトランジスタＱｌ、Ｑ２に夫々流れる電流は等
しく、同様に差動増幅器構成のトランジスタＱ３　、Ｑ
ａに夫々流れる電流も互いに等しい。

これに対し、入力信号レベルが上記直流電圧より上昇し
、約ｌ−Ｒ１以上になるとトランジスタＱ２はカットオ
フとなるため、トランジスタＱ１にはそれ以上電流は流
れず２Ｉで飽和する。トランジスタＱ３　、Ｑａの場合
も、同様に約１・Ｒ２以上の入力信号レベルとなると、
トランジスタＱ４がカットオフとなる。

従って、トランジスタＱ＋＝Ｑｔのエミッタ動抵抗を無
視するとトランジスタＱ１とトランジスタＱ２によって
構成される振幅制限回路１４の振幅制限レベルは士Ｒ＋
　　Ｉであり、Ｑａと０４によって構成される振幅制限
回路１５の振幅υｊ限リレベル±Ｒ２１である。ここで
Ｒ１＜Ｒ２とすることによって二つの異なる振幅制限レ
ベルを得ることができる。これらの出力はＱｌとＱａの
］レクタを共に抵抗Ｒ３に接続することによって加算さ
れ出力端子１７から取り出される。

このような非線形回路９を用いることによって第２図に
示すプリエンファシス回路全体のエンファシス特性は第
６図に示すようになり、小娠幅入力である一２０ｄＢと
−３０４３とであっても明瞭に区別できる。

第７図は本発明の第２実施例の回路系統図を示す。同図
中、第２図と同一構成部分には同一符号を付し、その説
明を省略する。この実施例では、第２図における高域フ
ィルタ８のがわりに抵抗器とコンデンサとからなる高域
フィルタ１９を用いている。このため減算回路を含まな
い点で第２図よりも構成が簡単であるという特徴を有す
る。

第８図は本発明の第３実施例の回路系統図を示す。これ
はディエンファシス回路に対して本発明を適用した実施
例である。同図中、第２図と同一構成部分には同一符号
を付し、その説明を省略する。同図において入力端子２
０に入来した再生映像信号は積分回路と減算器よりなる
高域フィルタ８を介して上記非線形回路９に供給され振
幅制限された後エンファシス吊に係る係数回路２１を通
り減算器２２で該入力映像信号と減算されて出力端子２
３より取り出される。

第９図は本発明の第４実施例の回路系統図を示す。これ
は本発明をプリエンファシス回路とアイエンファシス回
路を含むエンファシス回路に適用した実施例である。同
図中、第２図及び第８図と同一構成部分には同一符号を
付し、その説明を省略する。

第９図において記録時は開閉成スイッチ２６が開成され
、入力端子２４に入来した記録映像信号は高域フィルタ
８及び非線形回路９を経てエンファシス量に係る係数回
路２５を介して加算器１１によって入力記録映像信号と
加算されることにより、第６図に示すようなプリエンフ
ァシス特性を付与された後出力端子１２より取り出され
る。

再生時は開閉成スイッチ２６が閉成され、入力端子２４
に入来した再生映像信号は高域フィルタ８及び非線形回
路９を経てエンファシス量に係る係数回路２５を介して
減算器２２によって入力再生映像信号と減算されディエ
ンファシス特性を付与されて出力端子２３より取り出さ
れる。同図では記録時及び再生時において多くの回路を
共有しているため記録時及び再生時の回路を別々に構成
することに比べて回路構成が簡単になるという特徴を有
する。

発明の効果上述の如く、本発明によれば、非線形回路として、入力
振幅が小さい程利得が大きく、かつ入力振幅に応じて少
なくとも３段階の傾斜を有する入力振幅対出力振幅特性
を持った非線形回路を用いているため、特に小振幅入力
時における入力振幅対出力振幅特性の傾斜を急峻に立ち
上がらせることができ、小振幅入力時のエンファシス量
を増加させることができ、これによりホワイトクリップ
で切り捨てられる白を多くすることなく１ンフアシス量
を増し得、再生時の雑音を従来に比してより多く低減出
来るという特長を有する。

【図面の簡単な説明】

第１図本発明の原理ブロック図、第２図は本発明の第１
実施例の回路系統図、第３図は本発明回路中の非線形回
路の一実施例のブロック系統図及び回路図、第４図は第
３図のそれぞれの振幅制限回路の入力振幅対出力振幅特
性図、第５図は第３図の非線形回路の入力振幅対出力振
幅特性図、第６図は本発明における一実施例のプリエン
ファシス特性図、第７図は本発明における第２実施例の
ブロック系統図、第８図は本発明における第３実施例の
ブロック系統図、第９図は本発明における第４実施例の
ブロック系統図、第１０図は従来の非線形回路の入力振
幅対出力振幅特性図、第１１図は従来のエンファシス回
路におけるプリエンファシス特性図である。１・・・入力端子、２・・・フィルタ回路、３・・・非
線形回路、４・・・係数回路、５・・・演算回路、６・
・・出力端子、７・・・入力端子、８・・・高域フィル
タ、９・・・非線形回路、１０・・・係数回路、１１・
・・加算器、１２・・・出力端子、１３・・・入力端子
、１４．１５・・・振幅制限回路、１６・・・加算器、
１７・・・出力端子、１８・・・電源、１９・・・高域
フィルタ、２０・・・入力端子、２１・・・係数回路、
２２・・・減算器、２３・・・出力端子、２４・・・入
力端子、２５・・・係数回路、２６・・・開閉成スイッ
チ。第１メ剤２刃鶴３図第４図　　　　　　　　　第５図第６図一、；７Σ コへ　Ｓ　〕二二窮１０図

Claims

【特許請求の範囲】

（１）入力映像信号がフィルタ回路により高周波成分を
濾波された後、非線形回路により非線形レベル特性を付
与され、更に係数回路を経て演算回路に供給され、ここ
で該入力映像信号と演算されてエンフアシス特性が付与
された映像信号を取り出す構成のエンフアシス回路にお
いて、前記非線形回路を、その入力振幅が小さいほど利
得が大きく、かつ少なくとも３段階の傾斜を有する入力
振幅対出力振幅特性を持つよう構成したことを特徴とす
るエンフアシス回路。
（２）該非線形回路は、各々２段階の傾斜を有し、かつ
、互いに異なる入力振幅対出力振幅特性を持ち、同一の
入力信号を供給される並列に接続された複数の振幅制限
器と、該複数の振幅制限器の各出力信号を夫々加算して
、該振幅制限回路の出力とする加算器とよりなることを
特徴とする特許請求の範囲第１項記載のエンフアシス回
路。