JPS63289666A - コンピュ−タ・システム - Google Patents
コンピュ−タ・システムInfo
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- JPS63289666A JPS63289666A JP62124930A JP12493087A JPS63289666A JP S63289666 A JPS63289666 A JP S63289666A JP 62124930 A JP62124930 A JP 62124930A JP 12493087 A JP12493087 A JP 12493087A JP S63289666 A JPS63289666 A JP S63289666A
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- computer system
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- processors
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- 238000010586 diagram Methods 0.000 description 8
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Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はコンピュータ・システム、特にリング状に接続
した複数のコンピュータを互いに関連して制御し、機能
分散処理或は負荷分散機能等を任意自在に適宜選択して
実行し得るコンピュータ・システムに関する。
した複数のコンピュータを互いに関連して制御し、機能
分散処理或は負荷分散機能等を任意自在に適宜選択して
実行し得るコンピュータ・システムに関する。
(従来の技vN)
近年、複数のプロセッサ・ユニット(以下、[)Uと略
す)を備え一つのプログラムを分散して或は複数のプロ
グラムを並列処理することによって法算処理を高速化す
る試みがなされている。
す)を備え一つのプログラムを分散して或は複数のプロ
グラムを並列処理することによって法算処理を高速化す
る試みがなされている。
従来のこの種の手法としては複数個のPLIをバスライ
ン或は通信チャネルを介して結合し、各PUが協調して
情N処理を行なうように構成した分散マルチ・プロセッ
サ・システムが一般的であり、これらは更に各、PUに
割り付ける処理内容に応じて機能分散方式と負荷分散方
式に分類される。
ン或は通信チャネルを介して結合し、各PUが協調して
情N処理を行なうように構成した分散マルチ・プロセッ
サ・システムが一般的であり、これらは更に各、PUに
割り付ける処理内容に応じて機能分散方式と負荷分散方
式に分類される。
機能分散方式における装置構成は、例えば第4図fal
に示す如く1つのメイン・プロセッサM I)Uとこ
れに星状に接続した複数のプロセッサl) U、乃至P
tJnを備え、該プロセッサPtJ、乃至PUn夫々は
予め定めた機能を有している。例えばPU、はプリンタ
を、P U xはCR−「ディスプレイ装;ηを、PL
lnはフロッピーディスク装置を人々制御するよう機能
付けたプログラムを内蔵している。
に示す如く1つのメイン・プロセッサM I)Uとこ
れに星状に接続した複数のプロセッサl) U、乃至P
tJnを備え、該プロセッサPtJ、乃至PUn夫々は
予め定めた機能を有している。例えばPU、はプリンタ
を、P U xはCR−「ディスプレイ装;ηを、PL
lnはフロッピーディスク装置を人々制御するよう機能
付けたプログラムを内蔵している。
このシステムではユーザ所望のプログラムはメイン・プ
ロセッサM l) tJにロードされ実行されるが、実
行途中路1) Llの何する機能については夫々のI)
Uに処理を依頼しながら進める。
ロセッサM l) tJにロードされ実行されるが、実
行途中路1) Llの何する機能については夫々のI)
Uに処理を依頼しながら進める。
これに対しヱ1荷分散方式の一般的な構成は第4図(b
)に示ず如くメイン・プロセッサM P tJとこれに
制御された複数のプロセッサ群1) U 、乃至1〕(
Jnとから成り、メインプロセッサにおいて実行すべき
プログラムを適当にn個の小プログラムに分解するとと
もに、これらを1rl記プロセッサ群のn個のP Uに
割り当ててロードし実行させ、その結果をメイン・プロ
セッサに収集して最終結果を得る方式である。
)に示ず如くメイン・プロセッサM P tJとこれに
制御された複数のプロセッサ群1) U 、乃至1〕(
Jnとから成り、メインプロセッサにおいて実行すべき
プログラムを適当にn個の小プログラムに分解するとと
もに、これらを1rl記プロセッサ群のn個のP Uに
割り当ててロードし実行させ、その結果をメイン・プロ
セッサに収集して最終結果を得る方式である。
しかしながら、このような従来の分散処理方式では機能
分散かまたは負−4分散かのいずれか一方に対応するよ
うr・めシステム構成されており、両者を同時に満たす
のは困難な場合が多かった。
分散かまたは負−4分散かのいずれか一方に対応するよ
うr・めシステム構成されており、両者を同時に満たす
のは困難な場合が多かった。
即ち、機能分散方式では予め分散しておくことのできる
機能の殆どが上述した如くコンピュータ・システムの周
辺装置の入出力処理に限られ、かかる処理を主たる役目
とするプログラム(以ド、10限界プログラムという)
を各々のP LJに分散処理せしめる場合には有効であ
るが、これ以外の分散処理に対してはほとんど役に立た
ない。
機能の殆どが上述した如くコンピュータ・システムの周
辺装置の入出力処理に限られ、かかる処理を主たる役目
とするプログラム(以ド、10限界プログラムという)
を各々のP LJに分散処理せしめる場合には有効であ
るが、これ以外の分散処理に対してはほとんど役に立た
ない。
また、負6り分散方式では機能分散方式とは逆にその殆
どが計算であるようなプログラム(以ド、計算限界プロ
グラムという)に対してはこのプログラムを複数のPL
Iに分散して並列に実行させることができ、処理能力向
上に効果を発揮するが、10限界プログラムに対しては
殆ど並列処理機能を発揮し得ない。
どが計算であるようなプログラム(以ド、計算限界プロ
グラムという)に対してはこのプログラムを複数のPL
Iに分散して並列に実行させることができ、処理能力向
上に効果を発揮するが、10限界プログラムに対しては
殆ど並列処理機能を発揮し得ない。
このように従来のコンピュータ・システムによる分散処
理方法では機能分散機能及び負荷分散機能を共に満足す
ることができず、実行するプログラムによってはコンピ
ュータ・システムをイ■効に活用し得ないという欠点が
あった。
理方法では機能分散機能及び負荷分散機能を共に満足す
ることができず、実行するプログラムによってはコンピ
ュータ・システムをイ■効に活用し得ないという欠点が
あった。
かかる事情に鑑み、本出願人は既に機能分散及び負荷分
散の両者を任意自在に実行することのできるコンピュー
タ・システムを提案済みであるが(特願昭62−877
82号)、このシステムは通信チャネルを独自に管理す
るチャネル・プロセッサを2ヶ備えたマイクロ・プロセ
ッサ(以−ド、P IEという)複数を前記チャネル・
プロセッサを介してリング状に接続するよう構成したも
のである。
散の両者を任意自在に実行することのできるコンピュー
タ・システムを提案済みであるが(特願昭62−877
82号)、このシステムは通信チャネルを独自に管理す
るチャネル・プロセッサを2ヶ備えたマイクロ・プロセ
ッサ(以−ド、P IEという)複数を前記チャネル・
プロセッサを介してリング状に接続するよう構成したも
のである。
しかしながら、上述した既出願のシステムでは分散処理
を割当てたマイクロ・プロセッサに所要データを送付し
或はリング状の複数の所要プロセッサ相互間にて信号を
送受するには全てリング状の複数通信チャネルを介して
行うため、ある限度以上の高速処理が困難であるという
欠点があった。即ち、上記既出願のコンピュータ・シス
テムによれば一つのプログラムをいくつかのブロックに
細断して夫々を個別にいくつかのプロセッサに分散実行
させることが可能であるが、途中実行結果を他のプロセ
ッサに転送し、該結果に基づいて他−のプロセッサが更
に処理を実行することが頻繁に行われるが、これらプロ
セッサ間の44 ”;授受は全てリング状通信チャネル
を介して順次接続した隣接プロセッサを経て所要のもの
に転送することになるため、iYj期通信チャネルのト
ラフィックには自ずと限界があり、他のデータ転送中そ
れが終了して通信チャネルが空くまでの待ち時間を必要
とする。さらに、順次経由する各1) IEは受は取っ
た信号が自己が管理するプロセス・フレーム群に関連す
るものか否かを判断するための処理負担が増え、この点
においても処理の高速化が妨げられる欠点があった。
を割当てたマイクロ・プロセッサに所要データを送付し
或はリング状の複数の所要プロセッサ相互間にて信号を
送受するには全てリング状の複数通信チャネルを介して
行うため、ある限度以上の高速処理が困難であるという
欠点があった。即ち、上記既出願のコンピュータ・シス
テムによれば一つのプログラムをいくつかのブロックに
細断して夫々を個別にいくつかのプロセッサに分散実行
させることが可能であるが、途中実行結果を他のプロセ
ッサに転送し、該結果に基づいて他−のプロセッサが更
に処理を実行することが頻繁に行われるが、これらプロ
セッサ間の44 ”;授受は全てリング状通信チャネル
を介して順次接続した隣接プロセッサを経て所要のもの
に転送することになるため、iYj期通信チャネルのト
ラフィックには自ずと限界があり、他のデータ転送中そ
れが終了して通信チャネルが空くまでの待ち時間を必要
とする。さらに、順次経由する各1) IEは受は取っ
た信号が自己が管理するプロセス・フレーム群に関連す
るものか否かを判断するための処理負担が増え、この点
においても処理の高速化が妨げられる欠点があった。
(発明の目的)
本発明は同−出願人が既に提案したコンピュータ・シス
テムの改良に関するものであって、リング状に接続した
P Eのうち所要のものを直接接続することによって高
速処理を可能にしたコンピュータ・システムを提供する
ものである。
テムの改良に関するものであって、リング状に接続した
P Eのうち所要のものを直接接続することによって高
速処理を可能にしたコンピュータ・システムを提供する
ものである。
(発明の概要)
この目的を達成するために本発明においては、先ず基本
的なコンピュータ・システムとして通信チャネルを独自
に管理するチャネル・プロセッサを最低4個備えたネッ
トワーク・プロセッシング・エレメント(PE)を複数
前記チャネル・プロセッサを介してリング状に接続した
ものとし、更に、前記NPEのうち所要のものをプロセ
ス・マネージャと定めこれらに付属する一定数のプロセ
ス・フレーム群を管理せしめると共に他のPEの少なく
とも1つを前記プロセス・マネージャを管理するマスタ
・マネージャとなし、該マスタ・マネージャからの要求
に応じて前記プロセス・マネージャが自ら管理するプロ
セス・フレーム群の所要のものに適宜プロセスをmlり
付は実行するよう構成したシステムにおいて、前記チャ
ネル・プロセッサのうちリング状接続に要する以外のも
のを介して他のPEと接続するように構成したことを特
徴とする。
的なコンピュータ・システムとして通信チャネルを独自
に管理するチャネル・プロセッサを最低4個備えたネッ
トワーク・プロセッシング・エレメント(PE)を複数
前記チャネル・プロセッサを介してリング状に接続した
ものとし、更に、前記NPEのうち所要のものをプロセ
ス・マネージャと定めこれらに付属する一定数のプロセ
ス・フレーム群を管理せしめると共に他のPEの少なく
とも1つを前記プロセス・マネージャを管理するマスタ
・マネージャとなし、該マスタ・マネージャからの要求
に応じて前記プロセス・マネージャが自ら管理するプロ
セス・フレーム群の所要のものに適宜プロセスをmlり
付は実行するよう構成したシステムにおいて、前記チャ
ネル・プロセッサのうちリング状接続に要する以外のも
のを介して他のPEと接続するように構成したことを特
徴とする。
(実施例)
以下、実施例に基づいて本発明の詳細な説明するが、本
発明の理解を助けるために同一出願人が提案した前記コ
ンピュータ・システム(特願昭62−1)7782号)
について簡+1)に説明する。
発明の理解を助けるために同一出願人が提案した前記コ
ンピュータ・システム(特願昭62−1)7782号)
について簡+1)に説明する。
第5図は同一出願人の提案になるコンピュータ・システ
ムの原理を示す構成図であって1通信チャネルを独自に
管理するチャネル・プロセッサを少な(とも2個以上備
えたネットワーク・プロセッシング・エレメント(P
C)を該チャンネル・プロセッサを介してリング状に接
続するとともに、このうち一つを全てのl) Eを監視
制御するマスク・マネジャMM、他のPEのいくつかを
プロセス・マネージャSM、乃至SMn、他の1) +
−のいくつかを該システムに付加される周辺装置等を駆
動するためのサーバsI乃至Sr、史に他のP IEの
うち所要数を他のシステムとの通信を行うための通信マ
ネージャCMと夫々定め、且つ+iii記プロセス・マ
ネージャCM、乃至S M n各々にはプロセスを実行
するための環境(以ド、プロセス・フレーム)l)F’
を一定数(P F 、乃至り r” k )設けたプロ
セス・フレーム群を備え、これらを各々のプロセス・マ
ネージャSM、乃至SMnによって監視、実行、制御す
るよう構成したものである。
ムの原理を示す構成図であって1通信チャネルを独自に
管理するチャネル・プロセッサを少な(とも2個以上備
えたネットワーク・プロセッシング・エレメント(P
C)を該チャンネル・プロセッサを介してリング状に接
続するとともに、このうち一つを全てのl) Eを監視
制御するマスク・マネジャMM、他のPEのいくつかを
プロセス・マネージャSM、乃至SMn、他の1) +
−のいくつかを該システムに付加される周辺装置等を駆
動するためのサーバsI乃至Sr、史に他のP IEの
うち所要数を他のシステムとの通信を行うための通信マ
ネージャCMと夫々定め、且つ+iii記プロセス・マ
ネージャCM、乃至S M n各々にはプロセスを実行
するための環境(以ド、プロセス・フレーム)l)F’
を一定数(P F 、乃至り r” k )設けたプロ
セス・フレーム群を備え、これらを各々のプロセス・マ
ネージャSM、乃至SMnによって監視、実行、制御す
るよう構成したものである。
この構成において、任意のプロセスの実行はマスタ・マ
ネージャMMから前記複数のプロセス・マネージャSM
、乃至SMnヘプロセス名と実行指令とがメツセージと
して渡され、このメツセージを受けたプロセス・マネー
ジャは各プロセス名に対応する実行可能プログラムを読
み出す指令をメツセージとしてサーバS、乃至S「に送
り(この場合サーバをファイル・サーバと呼ぶ)、該当
するファイル・サーバから実行プログラムがネットワー
クを通して各プロセス・マネージャに返送される。こう
して返送された実行可能プログラムは各プロセス・マネ
ージャが自ら管理するプロセス・フレーム群中の適当な
プロセス・フレームl〕I7に;’ilり付けその実行
を行わせる。
ネージャMMから前記複数のプロセス・マネージャSM
、乃至SMnヘプロセス名と実行指令とがメツセージと
して渡され、このメツセージを受けたプロセス・マネー
ジャは各プロセス名に対応する実行可能プログラムを読
み出す指令をメツセージとしてサーバS、乃至S「に送
り(この場合サーバをファイル・サーバと呼ぶ)、該当
するファイル・サーバから実行プログラムがネットワー
クを通して各プロセス・マネージャに返送される。こう
して返送された実行可能プログラムは各プロセス・マネ
ージャが自ら管理するプロセス・フレーム群中の適当な
プロセス・フレームl〕I7に;’ilり付けその実行
を行わせる。
また、プロセスの停止はマスタ・マネージャMMからプ
ロセス・マネージャに停止すべきプロセス名と停止命令
とをもつメツセージを伝達し、これを受けたプロセス・
マネージャは、当該プロセスの実行を停止ヒする。
ロセス・マネージャに停止すべきプロセス名と停止命令
とをもつメツセージを伝達し、これを受けたプロセス・
マネージャは、当該プロセスの実行を停止ヒする。
任、αのプロセス・フレーム群の中で実行されているプ
ロセス間の通信は送り手のプロセス−フレームから送り
手プロセス名、指定受は手プロセス名及び通信内容とを
含むメツセージ・パケットをネットワークを通して授受
することによって行う。
ロセス間の通信は送り手のプロセス−フレームから送り
手プロセス名、指定受は手プロセス名及び通信内容とを
含むメツセージ・パケットをネットワークを通して授受
することによって行う。
ネット・ワーク上に配置されたプロセス・マネージャは
前記メツセージ・パケット中の指定受は手プロセス名に
対応するプロセスが自分が管理するプロセス・フレーム
群において実行されている場合は、そのプロセス・フレ
ームに受信した通信内容を知らせる。
前記メツセージ・パケット中の指定受は手プロセス名に
対応するプロセスが自分が管理するプロセス・フレーム
群において実行されている場合は、そのプロセス・フレ
ームに受信した通信内容を知らせる。
これに対して受は手プロセス・フレームからは1)0記
メツセージ・パケットを受理した旨の応答メツセージが
返送され、この後通1言が開始される。
メツセージ・パケットを受理した旨の応答メツセージが
返送され、この後通1言が開始される。
また、プロセス・マネージャは受信したメツセージ・パ
ケット中の指定受は手プロセス名が管理するプロセス・
フレームのいずれとも一致しない場合、或はその実行が
なされていない場合には1′r1記メツセージ・パケッ
トを無視し隣接するマネージャにそのまま送付し、各マ
ネージャはこのような操作を順次行い、メツセージ・パ
ケットに含まれる指定受は手プロセス名を管理するマネ
ージャに渡るまで繰り返される。
ケット中の指定受は手プロセス名が管理するプロセス・
フレームのいずれとも一致しない場合、或はその実行が
なされていない場合には1′r1記メツセージ・パケッ
トを無視し隣接するマネージャにそのまま送付し、各マ
ネージャはこのような操作を順次行い、メツセージ・パ
ケットに含まれる指定受は手プロセス名を管理するマネ
ージャに渡るまで繰り返される。
尚、このシステムにおけるメインプログラムのロードは
マスタ・マネージャMMを介して行い、またリング中の
通信マネージャCMは他のコンピュータ或は他のコンピ
ュータ・システムと通IAを行う場合に使用するもので
、該他のコンピュータ・システム特有の信号形態に当該
システムのメツセージを変換して送受信する機能を果た
すものである。
マスタ・マネージャMMを介して行い、またリング中の
通信マネージャCMは他のコンピュータ或は他のコンピ
ュータ・システムと通IAを行う場合に使用するもので
、該他のコンピュータ・システム特有の信号形態に当該
システムのメツセージを変換して送受信する機能を果た
すものである。
このように構成したコンピュータ・システムによれば、
リング状に接続した全てのPLE(プロセッサ)にプロ
グラムの一部を分散して、別り当てて実行させる所謂負
荷分散処理を果すことができ、しかもそのうちいくつか
(サーバ)には周辺機器例えばディスク、CI≧1゛、
ディスプレイ或はプリンタ等に対する10インタフエー
スを備えているのでメイン・プロセッサに負荷をかける
ことなく、周辺機器を駆動でき、この働きは機能分散処
理に当る。即ち、システムを構成する全てのプロセッサ
は機能分散と負荷分散の両者に対応することができるか
ら、実行するプログラムの性格つまりIO限界プログラ
ムか、計算限界プログラムかを特に意識することなく夫
々適宜その実行を部分的に複数のプロセッサに割当てて
実行することができる。
リング状に接続した全てのPLE(プロセッサ)にプロ
グラムの一部を分散して、別り当てて実行させる所謂負
荷分散処理を果すことができ、しかもそのうちいくつか
(サーバ)には周辺機器例えばディスク、CI≧1゛、
ディスプレイ或はプリンタ等に対する10インタフエー
スを備えているのでメイン・プロセッサに負荷をかける
ことなく、周辺機器を駆動でき、この働きは機能分散処
理に当る。即ち、システムを構成する全てのプロセッサ
は機能分散と負荷分散の両者に対応することができるか
ら、実行するプログラムの性格つまりIO限界プログラ
ムか、計算限界プログラムかを特に意識することなく夫
々適宜その実行を部分的に複数のプロセッサに割当てて
実行することができる。
このように、複数のプログラムをあたかも一つのコンピ
ュータ・システムの如く互いに協調してプロセス処理に
利用できるのは、各プロセッサが自ら通信チャネルを独
自に管理するチャネル・プロセッサを備えたからである
。
ュータ・システムの如く互いに協調してプロセス処理に
利用できるのは、各プロセッサが自ら通信チャネルを独
自に管理するチャネル・プロセッサを備えたからである
。
しかしながら、このコンピュータ・システムでは、全て
の信号がリング状に接続したチャネル・プロセッサを介
して転送されるため、該チャネルのトラフィック上の制
限を受け、処理スピード向1−に自ずと限界があったこ
と上述した通りである。
の信号がリング状に接続したチャネル・プロセッサを介
して転送されるため、該チャネルのトラフィック上の制
限を受け、処理スピード向1−に自ずと限界があったこ
と上述した通りである。
そこで、本発明では以下のように構成する。
第1図は本発明において使用するPEの一実施例を示す
ブロック図であって、これはCPLIに例えば4つのチ
ャネル・プロセッサch−Pを付加したものであって、
これらチャネル・プロセッサは自ら通信チャネルを制御
管理し、通信チャネルを介して送られてくるメセージ・
パケット或はその他のメツセージ内容を読み取りこれを
CPUに連絡する。
ブロック図であって、これはCPLIに例えば4つのチ
ャネル・プロセッサch−Pを付加したものであって、
これらチャネル・プロセッサは自ら通信チャネルを制御
管理し、通信チャネルを介して送られてくるメセージ・
パケット或はその他のメツセージ内容を読み取りこれを
CPUに連絡する。
4つのチャネル・プロセッサch−Pのうち2つは隣接
のPEと接続するために使用し、残りの2つのチャネル
・プロセッサch−Pを他のPEと接続する(他のPE
に接続するP Eを含めても差し支えない)。
のPEと接続するために使用し、残りの2つのチャネル
・プロセッサch−Pを他のPEと接続する(他のPE
に接続するP Eを含めても差し支えない)。
第2図はこのPEを用いて構成した本発明のコンピュー
タ・システムの一実施例を示すブロック図であって、説
明を内単にするためにコンピュータ・システムのうちプ
ロセス・フレームを有したプロセス・マネージャSMの
いくつかのみを抽出したものである。
タ・システムの一実施例を示すブロック図であって、説
明を内単にするためにコンピュータ・システムのうちプ
ロセス・フレームを有したプロセス・マネージャSMの
いくつかのみを抽出したものである。
同図においてPEI乃至P E nは夫々CI) tJ
と該CI) Uによって独自に管理するチャネル・プロ
セッサch−P4個とから成るマイクロ・プロセッサで
あって、これらPEは前記チャネル・プロセッサに接続
されたチャネルのうちの2つ、例えばchiとc、h
2とを介して互いに隣接するPI三と接続し、図示を省
略した他のP Eとともにリング状に接続され、さらに
各々のP Eの残りの2つのチャネルであるch3.c
h4は共にクロスバ−スイッチCBSの所要端に接続さ
れたものである。
と該CI) Uによって独自に管理するチャネル・プロ
セッサch−P4個とから成るマイクロ・プロセッサで
あって、これらPEは前記チャネル・プロセッサに接続
されたチャネルのうちの2つ、例えばchiとc、h
2とを介して互いに隣接するPI三と接続し、図示を省
略した他のP Eとともにリング状に接続され、さらに
各々のP Eの残りの2つのチャネルであるch3.c
h4は共にクロスバ−スイッチCBSの所要端に接続さ
れたものである。
このように構成した装置において前記クロスバ−スイッ
チCBSを第3図に示す如く結線した場合を考えると、
PEIの第3のチャネルch13は前記クロスバ−スイ
ッチCBSを介してPE2の第4のチャネルch24に
接続され、以下同様に該PE2のch23はPEnのc
hi4に、該PEnのchi3は再びPEIのch14
に夫々接続されてPE1.PE2及びPEnの3つのプ
ロセッサがリング状に接続されたことになる。
チCBSを第3図に示す如く結線した場合を考えると、
PEIの第3のチャネルch13は前記クロスバ−スイ
ッチCBSを介してPE2の第4のチャネルch24に
接続され、以下同様に該PE2のch23はPEnのc
hi4に、該PEnのchi3は再びPEIのch14
に夫々接続されてPE1.PE2及びPEnの3つのプ
ロセッサがリング状に接続されたことになる。
従って、これら3つのPEに関しては全てのPEとリン
グ接続した基本チャネル・ルートの他に上記バイパス・
チャネル・ルートを有し、これによって以下述べるよう
な分散処理が可能となる。
グ接続した基本チャネル・ルートの他に上記バイパス・
チャネル・ルートを有し、これによって以下述べるよう
な分散処理が可能となる。
即ち、まず前記基本チャネル・ルートを介して一つのプ
ログラムを所要ブロックに分け、夫々をPEのいくつか
に割当て実行させる。
ログラムを所要ブロックに分け、夫々をPEのいくつか
に割当て実行させる。
分散処理を割当てたPEのうち他のPEの処理結果を必
要とするPE同志或は処理途中においてマスタ・マネー
ジャからの指令等を要するものを1)j記バイパス・チ
ャネル・ルートにて接続してこれら相互に関連するPE
間のデータの転送を行うに当って基本チャネル・ルート
を用いず、バイパス・チャネル・ルートを使用して行え
ば、基本チャネル・ルート使用状態にかかわらず、独自
に通信簿を行い得るから処理スピードを著しく向上する
ことができる。
要とするPE同志或は処理途中においてマスタ・マネー
ジャからの指令等を要するものを1)j記バイパス・チ
ャネル・ルートにて接続してこれら相互に関連するPE
間のデータの転送を行うに当って基本チャネル・ルート
を用いず、バイパス・チャネル・ルートを使用して行え
ば、基本チャネル・ルート使用状態にかかわらず、独自
に通信簿を行い得るから処理スピードを著しく向上する
ことができる。
なお、前記クロスバ−スイッチの構成及びその動作につ
いては、既知の技術であるから詳細な説明は省略する。
いては、既知の技術であるから詳細な説明は省略する。
以上述べた実施例は、リング状に接続したPEのうち一
部のみがチャネル・プロセッサを4ヶ備えた場合を示し
たが、本発明の実施に当っては、これに限らず、種々変
形が可能である。
部のみがチャネル・プロセッサを4ヶ備えた場合を示し
たが、本発明の実施に当っては、これに限らず、種々変
形が可能である。
例えば、リング状に接続する全てのPE夫々に4ケのチ
ャネル・プロセッサを備えるとともに、リング接続に要
するもの以外のチャネル・プロセッサ全てを上述したク
ロスバ−スイッチを介して接続I2ても良く、この場合
も必要なもののみを選択的にバイパスリング・チャネル
・ルートによって接続することも可能である。また、P
Eのチャネル・プロセッサを4つ以上備えてもよいこと
明らかであろう。
ャネル・プロセッサを備えるとともに、リング接続に要
するもの以外のチャネル・プロセッサ全てを上述したク
ロスバ−スイッチを介して接続I2ても良く、この場合
も必要なもののみを選択的にバイパスリング・チャネル
・ルートによって接続することも可能である。また、P
Eのチャネル・プロセッサを4つ以上備えてもよいこと
明らかであろう。
さらに、本願発明を実施するに当っては、同一出願人の
出願に係る特願昭6z−a77azシ;に記載した技術
を併用しても差し支えない。
出願に係る特願昭6z−a77azシ;に記載した技術
を併用しても差し支えない。
(発明の効果)
本発明は以上説明したように、独自に管理し得るチャネ
ル・プロセッサを4ヶ以上備えたプロセッサを該チャネ
ル・プロセッサを介してリング状、に接続し、更にこれ
らのうち必要なプロセッサを選択して1)’l 記リン
グ状ルートとは別のバイパス用チャネル・ルートにて相
互接続するよう構成したものであるから、関連する分散
プログラムの実行に当って前記基本チャネル・ルートの
使用状態にかかわらず1);j記所要プロセッサ間の通
(3を行うことができ1、より一層分散処理スピードを
向上するうえで効果がある。
ル・プロセッサを4ヶ以上備えたプロセッサを該チャネ
ル・プロセッサを介してリング状、に接続し、更にこれ
らのうち必要なプロセッサを選択して1)’l 記リン
グ状ルートとは別のバイパス用チャネル・ルートにて相
互接続するよう構成したものであるから、関連する分散
プログラムの実行に当って前記基本チャネル・ルートの
使用状態にかかわらず1);j記所要プロセッサ間の通
(3を行うことができ1、より一層分散処理スピードを
向上するうえで効果がある。
第1図は本発明において便用するプロセッサの一実施例
を示すブロック図、第2図は本発明のコンピュータ・シ
ステムの一実施例を示す部分構成図、第3図は前記第2
図に示したコンピュータ・システムの御粘線状態を説明
するための構成図、第4図ta) (bl は従来の
コンピュータ・システムの構成を示す概念図、第5図は
同一出願人が提案済みのコンピュータ・システムの一実
施例を示す構成図である。
を示すブロック図、第2図は本発明のコンピュータ・シ
ステムの一実施例を示す部分構成図、第3図は前記第2
図に示したコンピュータ・システムの御粘線状態を説明
するための構成図、第4図ta) (bl は従来の
コンピュータ・システムの構成を示す概念図、第5図は
同一出願人が提案済みのコンピュータ・システムの一実
施例を示す構成図である。
Claims (6)
- (1)通信用チャネルを独自に管理するチャネル・プロ
セッサを少なくとも4個以上備えたマイクロ・プロセッ
サを複数備え、前記チャネル・プロセッサを介して通信
チャネルまたはバスラインによってリング状に接続し且
つ前記複数のマイクロ・プロセッサのうち所要数が一定
数のプロセス・フレーム群を管理するプロセス・マネー
ジャ、また他の少なくとも1つが該プロセス・マネージ
ャを管理するマスタ・マネージャであり、前記マスタ・
マネージャからの要求に応じてプロセス・マネージャが
自ら管理するプロセス・フレーム群の一つに適宜プロセ
スを割付け実行するよう構成したコンピュータ・システ
ムにおいて、 前記チャネル・プロセッサのうち隣接するマイクロ・プ
ロセッサとの接続に使用したもの以外のチャネル・プロ
セッサを介して所要マイクロ・プロセッサ相互間を接続
することによってバイパス用ルートを設けたことを特徴
とするコンピュータ・システム。 - (2)前記バイパス用ルートに使用する各チャネル・プ
ロセッサ間にクロスバースイッチを挿入することによっ
て任意のプロセッサ間にバイパス用ルートを設定するこ
とができるように構成したことを特徴とする特許請求の
範囲第1項記載のコンピュータ・システム。 - (3)前記リング状に接続したマイクロ・プロセッサの
うち少なくとも1つを他のコンピュータ・システムと通
信を行なう機能を持った通信マネージャとし、該通信マ
ネージャを介して他のコンピュータ・システムと接続し
たことを特徴とする特許請求の範囲第1項または第2項
記載のコンピュータ・システム。 - (4)特許請求の範囲第3項記載のコンピュータ・シス
テム複数を前記通信マネージャをノードとしてリング状
に接続したことを特徴とするコンピュータ・システム。 - (5)前記特許請求の範囲第4項記載のコンピュータ・
システムにおいて、一つのコンピュータ・システム内の
プロセス割付け実行を行ない得るプロセス・フレームが
存在しない場合、前記通信マネージャを介して他のコン
ピュータ・システムにその実行を依頼することによって
該リング状に接続した複数のコンピュータ・システムの
全体または所要のものにて、関連するプログラム処理を
分散実行し得るよう構成したことを特徴とするコンピュ
ータ・システム。 - (6)特許請求の範囲第1項乃至第5項記載のコンピュ
ータ・システム以外のコンピュータ・システムに前記マ
スタ・マネージャと通信マネージャとを付加することに
よってこれらを互いに接続し、さらにはこれらのコンピ
ュータ・システム間にバイパスルートを形成し得るよう
構成したことを特徴とするコンピュータ・システム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62124930A JPS63289666A (ja) | 1987-05-21 | 1987-05-21 | コンピュ−タ・システム |
DE19883855338 DE3855338T2 (de) | 1987-03-11 | 1988-03-10 | Rechnersystem |
EP88302056A EP0286240B1 (en) | 1987-03-11 | 1988-03-10 | Computer system |
US07/711,122 US5179715A (en) | 1987-03-11 | 1991-06-05 | Multiprocessor computer system with process execution allocated by process managers in a ring configuration |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62124930A JPS63289666A (ja) | 1987-05-21 | 1987-05-21 | コンピュ−タ・システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63289666A true JPS63289666A (ja) | 1988-11-28 |
JPH0575141B2 JPH0575141B2 (ja) | 1993-10-19 |
Family
ID=14897686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62124930A Granted JPS63289666A (ja) | 1987-03-11 | 1987-05-21 | コンピュ−タ・システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63289666A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011039744A (ja) * | 2009-08-10 | 2011-02-24 | Fujitsu Ltd | ネットワークシステム、情報処理装置及びネットワークシステムの制御方法 |
JP2018156267A (ja) * | 2017-03-16 | 2018-10-04 | 富士通株式会社 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
-
1987
- 1987-05-21 JP JP62124930A patent/JPS63289666A/ja active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011039744A (ja) * | 2009-08-10 | 2011-02-24 | Fujitsu Ltd | ネットワークシステム、情報処理装置及びネットワークシステムの制御方法 |
US8589614B2 (en) | 2009-08-10 | 2013-11-19 | Fujitsu Limited | Network system with crossbar switch and bypass route directly coupling crossbar interfaces |
JP2018156267A (ja) * | 2017-03-16 | 2018-10-04 | 富士通株式会社 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
US11093436B2 (en) | 2017-03-16 | 2021-08-17 | Fujitsu Limited | Arithmetic processing device, information processing apparatus, and control method of the arithmetic processing device |
Also Published As
Publication number | Publication date |
---|---|
JPH0575141B2 (ja) | 1993-10-19 |
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