JPS63283102A

JPS63283102A - サ−ミスタ

Info

Publication number: JPS63283102A
Application number: JP11706887A
Authority: JP
Inventors: Takeo Yamada; 健夫山田; Hidekazu Makabe; 英一真壁; Satoshi Michii; 道井　敏; Nobuyoshi Takeuchi; 信善竹内; Shinichiro Otaka; 大高　晋一郎
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1987-05-15
Filing date: 1987-05-15
Publication date: 1988-11-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用９牙〕本発明はサーミスタに関し、特に温度センサ。

薄膜を用いた抵抗素子や容量素子、薄膜の抵抗・容量変
化を検出する各種のセンサとして用いられるサーミスタ
に係わるものである。

［従来の技術と問題点コ周知の如く、サーミスタは従来焼結体を成形加工したデ
ィスク形などが多く使用されていたが、最近では厚膜サ
ーミスタ、薄膜サーミスタが開発され、実用化されてい
る。ここで、厚膜サーミスタは、サーミスタのペースト
をアルミナ、シリコンウェハの表面を酸化したものなど
の絶縁基板に印刷した後、焼き付けたものである。一方
、薄膜サーミスタは、絶縁基板の上にマグネトロンスパ
ッタ装置を用いて焼結ターゲットからサーミスタをスパ
ッタし、サーミスタ薄膜を堆積・製膜したものである。

ところで、最近は高速応答、小型化のニーズが強く、薄
膜サーミスタの開発が盛んであるが、膜厚均一のため一
枚の基板上に抵抗値のバラツキの小さいチップを同時に
多量に作ることが難しいという製造上の問題点がある。

第５図〜第７図は、従来のサーミスタの例を示すもので
ある　（電子技術、第２１巻第２号。

ｐ、１５〜２８．二木久雄；感温半導体装置第５図（ａ
）、（ｂ）はシート型のサーミスタであり、絶縁基板１
上にシート型電極２ａ、２ｂを形成し、更に前記絶縁基
板１上にサーミスタ薄膜３を一部が前記電極２ａ、２ｂ
を覆うように形成した構造となっている。但し、同図（
ｂ）は同図（ａ）のＡ−Ａ線に沿う断面図である。

第６図（ａ）、（ｂ）はくし型電極形のサーミスタであ
り、絶縁基板１上にくし型電極４ａ。

４ｂを有し、これらの電極４ａ、４ｂの夫々のくし型部
を噛合させた構造となっている。但し、同図（ｂ）は同
図（ａ）のＢ−Ｂ線に沿う断面図である。

第７図（ａ）、（ｂ）はサンドイッチ型電極形のサーミ
スタであり、上部電極５ａ、５ｂの一部がサーミスタ薄
膜３を介して重なった構造となっている。但し、同図（
ｂ）は同図（ａ）のＣ−Ｃに沿う断面図である。

ここで、第５図及び第６図のサーミスタにおいては、サ
ーミスタの抵抗（Ｒ）は電極の膜厚（１）に反比例（Ｒ
−ｃ１／ｌ）する。また、第７図のサーミスタにおいて
は、抵抗（Ｒ）は膜厚（１）に比例する。従って、上記
構造のいずれのサーミスタもサーミスタの抵抗値は膜厚
に依存し、製品の抵抗値を一定にするには膜厚を一定値
に制御する必要がある。特に、薄膜をスパッタで製膜す
る場合、基板全面を均一にするにはターゲットの直径を
基板の直径の数倍にする必要がる。しかし、金属の場合
は大きいターゲットの製作が容易であるが、サーミスタ
の場合には大きなターゲットの製造が難しいこと、また
大きくなった場合に基板が割れ易いことから、工業的な
規模で均一な膜厚分布を得ることが難しい。実際に、第
６図のサーミスタをマグネトロンスパッタを使用し、フ
ォトリソグラフィ技術を応用して製作した時の抵抗値の
径方向分布は、第１０図に示すようになる。但し、この
ときの製作条件は下記に示す通りであり、またプロット
箇所は第９図に示す通りである。

■ターゲット径　　　　　　　１００ｍｍΦ■基板径　
　　　　　　　　　６０ｍｍΦ■ターゲットと基板間隔
　　　４０ｍｍ■チップサイズ　　　　　　　　　３ｍ
ｍ第１０図において、許容上５％に入るチップ数は約８
０個である。また、抵抗値分布はウェハの中心部が小さ
く周辺部が大きいが、膜厚中心部で厚く１周辺部で薄い
ことからＲ−ｃ１／ｌが成立する。

更に、こうしたウェハから例えば抵抗値のバラツキ±５
％のものを選んだ場合、その歩留りは２０〜３０％が限
度である。なお、こうしたことことは、第７図のサンド
イッチ電極形サーミスタの場合も同様である。

本発明は上記事情に鑑みてなされたもので、サーミスタ
薄膜にバラツキがある場合でも抵抗値のバラツキを抑制
できるサーミスタを提供することを目的とする。

［問題点を解決するための手段］本発明は、基板及び該基板上に夫々形成され互いに並列
又は直列に接続された第１サーミスタ素子、第２サーミ
スタ素子とからなり、前記第１サーミスタ素子をくし型
部が互いに噛合する一対のくし型電極及びこれら電極の
くし型部上に設けられた第１のサーミスタ薄膜とから構
成し、前記第２サーミスタ素子を第２のサーミスタ薄膜
及び該薄膜を介して一部が重なって設けられた一対のサ
ンドイッチ構造の電極とから構成することを要旨とする
。

［作用］本発明によれば、（１）抵抗値分布への膜厚の分布の影響が著しく軽減さ
れる。

（２）歩留りを向上できる。

（３）大口径が使用でき、生産性が向上する。

（４）抵抗値分布の狭い高精度のチップが生産でき、検
査選別工程の簡単化、ユーザの回路作製時の調整が容易
になる。

［実施例１］以下、本発明の実施例１を第１図（ａ）、（ｂ）を参照
して説明する。ここで、同図（ａ）はサーミスタの平面
図、同図（ｂ）は同図（ａ）のＸ−Ｘ線に沿う断面図で
ある。

図中の１１は、例えばＳｉ基板上に５ｉ０２膜を形成し
た絶縁基板である。この絶縁基板１１には第１のサーミ
スタ素子１２□及び第２のサーミスタ素子１２２が夫々
形成され、これらの素子１２、．１２２は並列に接続さ
れている。前記第１のサーミスタ素子１２□は、前記絶
縁基板１１上に形成され互いのくし型部を夫々噛合させ
たくし型電極１３ａ、１３ｂと、前記絶縁基板１１上に
形成され一部が電極１：３ａ、１３ｂのくし型部を覆う
サーミスタ薄膜１４とから構成されている。

一方、第２のサーミスタ薄膜１２２は、前記絶縁基板１
１上に形成されたＨ型下部電極１５ａと、前記絶縁基板
１１上に形成され一部が下部電極１５ａ上を覆うサーミ
スタ薄膜１６と、前記絶縁基板１１上に形成され一部が
サーミスタ薄膜１６を介して前記下部電極１５ａと重な
るＨ型上部電極１５ｂとから構成されており、上記下部
電極１５ａ、サーミスタ薄膜及び上部電極１５ｂはサン
ドイッチ構造となっている。前記第１のサーミスタ素子
１２１の電極１３ａと第２のサーミスタ素子１２２の上
部電極１５ｂの夫々の端部はパッド１７を介して接続さ
れ、第１のサーミスタ素子１２１の電極１３ｂと第２の
サーミスタ素子１２２の下部電極１５の夫々の端部はパ
ッド１８を介して接続されている。

次に、上記構造のサーミスタの製造方法について第２図
（ａ）〜（ｃ）を参照して説明する。但し、絶縁基板と
しては径１００ｍｍΦ、　厚み０．３ｍｍのウェハ（Ｓ
ｉ基板上に５ｉ０２膜を形成したもの）を用いた。

（１）まず、第１のサーミスタ素子のくし型電極、第２
のサーミスタ素子及びパッドに対応する部分が開口した
レジストパターン（第１マスク）２１（第２図（ａ）図
示）を、絶縁基板上に形成した。次に、スパッタ装置を
用いてＡＪ！、Ｎｉ。

Ｃｒ、Ｐｔ、Ａｕなどの電極材料を前記絶縁基板上にス
パッタした後、前記第１のマスク２１を除去してリフト
オフ法により前記くし型電極、下部電極及びパッドを夫
々形成した。

（２）次に、第１・第２のサーミスタ薄膜に対応する部
分が開口したレジストパターン（第２のマスク）２２（
第２図（ｂ）図示）を、前記絶縁基板上に形成した。つ
づいて、スパッタ装置によりＭｎ、Ｎｉ、Ｃｏの酸化物
等のサーミスタ薄膜材を前記絶縁基板上にスパッタした
後、第２のマスク２２を剥離して所定厚さのサーミスタ
薄膜を形成した。

（３）次に、第２のサーミスタの上部電極に対応する部
分が開口したレジストパターン（第３のマスク）２３（
第２図（ｃ）図示）を、前記絶縁基板上に形成した。つ
づいて、上記と同様にしてスパッタ装置により絶縁基板
上に電極材料をスパッタし、上部電極を形成した。しか
る後、前記絶縁基板をダイシングして、前述した第１図
のようなサーミスタを製造した。なお、第２図中の斜線
部分がマスクとなる。また、抵抗測定はウェハ状態のま
まで行い、各チップが許容の抵抗値内に入っていること
を各にする。本発明の場合、基板の最外周近傍のチップ
が許容範囲を越えるものが出るだけである。そこで、許
容範囲外のものにマーキングしてダイサーでカッティン
グし、選別すると、抵抗値の揃ったサーミスタチップが
歩留り良く得られる。

なお、前記リフトオフ法の代わりにエツチング法を用い
てもよい。また、絶縁膜が必要な場合は、上記と同様な
方法によりパッドを除いた部分に絶縁膜（Ｓ　ｉ　０２
　、　　Ｓ　ｉ　Ｎｘ　）をスパッタで被覆してもよい
。更に、電極材料等の蒸着にスパッタ法を用いたが、Ｃ
ＶＤ法や膜厚印刷法等でもよい。

更には、絶縁基板としてアルミナ基板、エポキシ基板等
を用いてもよい。また、特性安定化のためにウェハの熱
処理を行なってもよい。

本発明に係るサーミスタは、第１図に示す如く絶縁基板
１１上に互いに並列に接続された第１・第２のサーミス
タ素子１２１，１２２を形成した構造となっている。こ
うした構造のサーミスタにおいて、第１のサーミスタ素
子１２□の抵抗をＲ１、第２のサーミスタ素子１２２の
抵抗をＲ２とすれば、下記式が成立する。

１　／　Ｒ＝　１　／　Ｒ１＋１　／　Ｒ２従って、Ｒ
”　Ｒｔ　Ｒ２／　（Ｒ１＋Ｒ２）−ＡＢ／　　（Ａｔ
＋Ｂ／ｌ）　　　　　　（１）但し、Ｒ１−Ａｔ　　　
　　　　　　　　　　　　（２）Ｒ２−Ｂ／ｌ　　　　
　　　　　　　　　　　　　　（３）であり、Ａ、Ｂは
夫々サーミスタ薄膜の比抵抗。

電極の寸法で決まる定数、ｔはサーミスタ薄膜の厚みで
ある。

次に、式（１）でＲが膜厚の影響を受けない条件を求め
る。

ｄＲ／ｄ　ｔ−−ＡＢ　（Ａ−Ｂ／１２　）／（Ａｔ＋
Ｂ／１）２ｄＲ／ｄｔ−０とすると、Ｂ　−Ａ　ｔ　２（４）ここで、ある目標値をｔｏとした場合に上記式（４）が
成立つとすると、上記式（１）〜（３）から下記式が成
立する。

Ｒ１ｍＡｔ。

Ｒ２＝Ｂ／ｌ（１−Ａ　ｔｑ　−Ｒ１（５）Ｒ＝　Ｒ１
／　２−　Ｒ２／　２　　　　　（６）Ｂ−Ａｔｏとし
て上記式（１）に式（４）を代入すると、−Ａｔｏ　Ｘ
ｆ　　（ｔ／ｌｏ　）但し、第３図は、ｔ／ｌｏを変化させた時のｆ　（ｔ／ｌｏ）
の値及び誤差率αとの関係を示す特性図である。

α−（ｆ　　（ｔ／　ｔｏ　）　−ｆ　　（１）　ｌ　
／ｆ　　（１）Ｘ１００　（％）（９）第３図より、ｔ　／　ｔ　ｏ　＝　１の点でｆ（ｔ／ｌ
ｏ）値が最大となり、膜厚ｔの変化に対してその合成抵
抗の変化が著しく軽減されていることが明らかである。

下記表は、抵抗の変化率（α）と、膜厚変化率（ｔ／１
ｏ＝１．０中心）と、最大膜厚／最少膜厚比との関係を
示すものである。

上記表により、抵抗値の変動を０〜−１０％（±０．５
％）の幅におさえる場合には、最大・最少膜厚比は実に
１〜２．６倍となり、工業的生産上極めて緩やかな条件
であり、歩留りが確実に向上することが明らかである。

また、±１５％の膜厚分布に押さえれば０〜−１％（±
０．５％）、±５％の場合には０〜−０．１５％（±０
．０８％）と抵抗値分布は小さくなる。しかるに、一般
のサーミスタの例では、±゛５％の抵抗値分布は一般的
に使用できる範囲である。なお、通常の方法では、±０
．１％の抵抗値分布のサーミスタは製作不可能であり、
選別歩留りが低く、選択コストの上昇は避けられない。

しかして、第１図のサーミスタによれば、サーミスタの
膜厚の影響を１／１５〜１１５０以下に低減でき、歩留
りを向上できた。

［実施例２］以下、本発明に係る実施例２を第８図を参照して説明す
る。但し、第１図と同部材は同符号を付して説明を省略
する。

実施例２に係るサーミスタは第１のサーミスタ素子１２
１と第２のサーミスタ素子１２２を直列に接続した構造
となっており、しかもバッド１９は第１のサーミスタ端
子１２□の電極１３ａに、パッド２０は第２のサーミス
タ素子１２２の上部電極１５ｂに夫々接続された構造と
なっている。

かかる構造のサーミスタの合成抵抗Ｒは、Ｒ−Ｒ工±Ｒ
２ −Ａｔ＋Ｂ／ｌしかるに、Ｒ＝Ａ　ｔｏ　ｆ’　　（ｔ／　ｔｏ　）　　　　　（
１１）但し、ｆ’　　（ｔ／　ｔｏ　）＝　ｔ／　ｔｏ
　＋　　　（１２）その結果、誤差率βは β−（ｆ’　　（ｔ／１ｏ）−ｆ’　　（１）ＩＸ　１
００　　　　　　　（１３）となる。上記誤差率βは第４図に示す通りである。

ここで、サーミスタ素子が並列接続の場合の関数ｆと直
列接続の場合の関数ｆ′とは逆数の関数にあり、膜厚の
低減効果は同様であることが下記式からも明らかである
。

ｆＸｆ’− 即ち、本発明によれば、以下に列挙する効果を有する。

（１）第３図、第４図及び上記表に示す如く、抵抗値分
布への膜厚の分布の影響が著しく軽減される。

（２）歩留りを向上できる。即ち、一枚の基板内から採
取できるチップの数は従来の場合（第１０図）は２０〜
３０％であるが、同一の膜厚分布の時、本発明では９５
％以上が容易に実現できる。また、基板間の膜厚の差の
影響も同様の原理により軽減されるため、歩留りが向上
する。

（３）大口径が使用でき、生産性が向上する。

即ち、従来の場合、大口径基板の膜厚分布を均一にする
には大口径のターゲットが必要となり、スパッタ装置も
大型化したが、本発明では膜厚分布の許容範囲が著しく
広がったため、小型装置で大口径基板の採用が可能とな
り、生産性の増大が図れ、生産コストの低減をなし得る
。

（４）抵抗値分布の狭い高精度のチップが生産できるた
め、生産工程での全数検査が不要で検査選別工程が簡単
になるとともに、バラツキの小さいい素子が提供されて
ユーザの回路作製時の調整が容易になる。

［発明の効果コ以上詳述した如く本発明によれば、サーミスタ薄膜にバ
ラツキがある場合でも抵抗値のバラツキを抑制できると
ともに、歩留りの向上、生産性の向上等を実現し得る高
信頼性のサーミスタを提供できる。

【図面の簡単な説明】

第１図（ａ）は本発明の実施例１に係るサーミスタの平
面図、同図（ｂ−）は同図（ａ）のＸ−Ｘ線に沿う断面
図、第２図（ａ）〜（ｃ）は実施例１に係るサーミスタ
の製造方法を工程順に説明するための平面図、第３図及
び第４図は夫々本発明に係るサーミスタの厚み比とその
関数と誤差率との関係を示す特性図、第５図（ａ）は従
来のシート型のサーミスタの平面図、同図（ｂ）は同図
（ａ）のＡ−Ａ線に沿う断面図、第６図（ａ）は従来の
くし型電極形のサーミスタの平面図、同図（ｂ）は同図
（ａ）Ｂ−Ｂ線に沿う断面図、第７図（ａ）は従来のサ
ンドイッチ型電極形のサーミスタの平面図、同図（ｂ）
は同図（ａ）のＣ−Ｃ線に沿う断面図、第８図は本発明
の実施例２に係るサーミスタの平面図、第９図はウェハ
の平面図、第１０図は従来のサーミスタによる抵抗値の
特性図である。１１・・・絶縁基板、１２１．１２２・・・サーミスタ
素子、１３ａ、１３ｂ−（Ｌ型電極、１４゜１６・・・
サーミスタ薄膜、１５ａ・・・Ｈ型下部電極、１５ｂ・
・・Ｈ型上部電極、１７．１８・・・パッド、２１〜２
３・・・マスク。出願人代理人　弁理士　鈴江武彦（ａ）

Claims

【特許請求の範囲】

絶縁基板及び該基板上に夫々形成され互いに並列又は直
列に接続された第１サーミスタ素子、第２サーミスタ素
子とからなり、前記第１サーミスタ素子をくし型部が互
いに噛合する一対のくし型電極及びこれら電極のくし型
部上に設けられた第１のサーミスタ薄膜とから構成し、
前記第２サーミスタ素子を第２のサーミスタ薄膜及び該
薄膜を介して一部が重なって設けられた一対のサンドイ
ッチ構造の電極とから構成することを特徴とするサーミ
スタ。