JPS63281518A - 位相同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は出力信号の周波数を入力信号の周波数に追従さ
せて変更する位相同期装置に関するものである。

従来の技術 従来の位相同期装置は第４図のように構成されておプ、
入力端子ｌに印加された入力信号の周波数に追従して出
力端子２に発生する出力信号の周波数が変化する。

入力端子ｌから入力信号が印加される位相比較器３は、
低域通過フィルタ４と電圧制御発振器５および第１の分
局器６とで閉ループ７を形成している。この位相比較器
３は入力信号と前記第１の分局器６の出力信号との位相
の比較を実行して、その誤差信号を前記低域通過フイμ
り４を介して前記電圧制御発振器・５に印加し、電圧制
御発振器５では前記低域通過フイμり４の出力に発生す
るこの電圧ｖｃ応じて自己の発振周波数を制御する。

電圧制御発振器５の発振周波数は前記第１の分局器６を
介してＮ分局ＣＮｒ！正の整数〕して、前記位相比較器
３に入力端子１から印加された前記入力信号との比較の
基準信号として印加されている。

このように前記閉ループ７が形成されている友め、電圧
制御発振器５の出力信号の位相と入力端子ｌに印加さ几
た入力信号の位相とが同期する。電圧制御発振器５の発
蛋出力と前記出力端子２との間ＩＩＣは第２の分周器８
が介装さｎており、電圧制御発振器５の発振周波数をＭ
分周〔Ｍは正の整数〕している。し九がって、出力端子
２の出力信号の位相と入力端子ｌｖｃ印加され友人力信
号の位相とが同期する。

発明が解決しようとする問題点 このような従来の構成では、入力端子ｌｖｃ印加された
入力信号の周波数と電圧制御発振器５の発振周波数との
比が小さい場合には安定に動作するが、前記の比が極め
て大きくなった場合には、第１の分局器６の分局比のＩ
Ｎｌが大きくなって閉ループ７のｙ−プゲインが小さく
なる九め、位相比較器３または電圧制御発振器５のゲイ
ンを上げることが必要であって、電圧制御発振器５の発
振周波数が入力信号の周波数に安定に追従できなくなる
という問題がある。

本発明は入力信号周波数と電圧制御発振器の発振周波数
との比が極めて大きい場合にも安定し九動作を期待でき
る位相同期装置を提供することを目的とする。

問題点を解決するための手段 本発明・ｑ＞位相同期装置は、電圧制御発振器と、この
電圧制御発振器の発振周波数を基準クロックとして入力
信号周波数の周期を測定して前記入力信号周波数に対す
る電圧制御発振器の前記発振周波数の誤差に応じた検出
信号を出力する周期測定回路とを設け、周期測定回路か
ら出力される前記検出信号に応じて前記電圧制御発振器
の発振周波数を制御し、電圧制御発振器の発振出力から
出力信号を取り出すようにしたことを特徴とする。

作用 この構成によると、電圧制御発振器の発振周波数を基準
クロックとして入力信号周波数の周期を周期測定回路で
測定して、前記電圧制御発振器の発振周波数を制御する
ため、入力信号周波数と電圧制御発振器の発振周波数と
の比が極めて大きくてもｙ−プゲインが低下しない。

実施例 以下、本発明の一実施例を第１図〜第３図に基づいて説
明する。なお、従来例と同様の作用をなすものには同一
の符号を付けて説明する。

第１図は本発明の位相同期装置を示し、入力端子ｌｖｃ
印加された入力信号の周波数に追従して出力端子２ｒｃ
発生する出力信号の周波数が変化する。

入力端子ｌから入力信号が印加される周期測定回路９Ｆ
ｉ、デジタｙ・アナログ変換器ｌＯと低域通過フイｙり
４お工び電圧制御発振器５とで閉ループ１１を形成して
いる。この周期測定回路９は前記電圧制御発振器５の発
振周波数を基準クロックとして入力信号周波数の周期を
デジタル値で測定して、その誤差信号を出力するもので
、第２図に示すように構成されている。

第２図にお−て前記周期測定回路９は、パルス作成回路
１３とカウンタ回路１４およびフツチ回路１５とで構成
されている。第３図（ａ）　ｒｃ示す入力信号Ｓ１が入
力端子１１Ｃ印加された場合、パルス作成回路１３では
その入力信号Ｓｌの立上りエツジを検出して第３図（ｂ
）　（ｃ）に示すラツチパμスＳ２とこのフツチパルス
Ｓ２を少し遅延し几プリセットパルスＳ３とが作成され
る。

前記カウンタ回路１４では、先ずプリセットパルスＳ３
のタイミングに計数値が初期値ＮＩｒｃＩｒ上ットされ
、その後は端子１６に印加されている＠起電圧制御発振
器５の発振局ＩｊＬ数信秒信号準クロックαとして初期
値Ｎ１からカウントアツプし、次のプリセットパルスＳ
３のタイミングに再び初期値Ｎｌニブリセットされると
いう動作を繰り返している。

九だし、ここではラッチパルスＳ２のラッチ期間Ｊには
基準クロックＣＫの計数動作が禁止されており、カウン
タ回路１４の計数内容をアナログ表現すると第３図ｔａ
ｔに示すようになる。

前記ラッチ回路１５では、ラッチパルスＳ２のタイミン
グにラッチ期間Ｊの前記カウンタ回路１４の計数値Ｎ−
ｆを読み込んで、その誤差信号としての計数値Ｎ７を次
のラッチパルスＳ２のタイミングまで保持して出力する
よう構成されており、計数値ＮＴをデジタμ・アナログ
変換器ｌＯを介してアナログ変換し、さらに不要帯域を
低域通過フィルタ４で除去したうえで前記電圧制御発振
器５１Ｃ印加し、電圧制御発振器５の発振周波数を低域
通過フイ〃り４の出力電圧ｒｃＥじて制御している。

このように閉ループ１１を形成し九九め、入力端子ｌｒ
ｃ印加された入力信号周波数と電圧制御発振器５の発振
周波数の位相が同期し、電圧制御発振器５０発振出力が
分局器１２を介してＭ分周〔Ｍは正の！ｌｌ数〕して出
力端子２ｒｃ出力されている。

このように構成し友ため、入力信号周波数°と電圧制御
発振器５の発振周波数の比が極めて大きくなっても、閉
ループ１１のｐ−プゲインが小さくならないため、この
場合にも電圧制御発振器５の発振周波数を安定に入力信
号周波数に追従させることができる。

なお、上記実施例では低域通過フィルタ４がアナログフ
ィルタであるためデジタ〃・アナログ変換器ｌＯの後段
に低域通過フィルタ４を介装し友が、デジタルフイｙり
で低′Ｍ、逸過フィルタ４を構成した場合にはデジタμ
・アナログ変換器ｌＯの前段に低域通過フイμりが介装
される。

発明の効果 以上のように本発明ｒｃよると、電圧制御発振器の発振
周波数を基準クロックとして入力信号周波数の周期を周
期測定回路で測定して、ｌＩ記電電圧制御発振器発振周
波数を制御するため、入力信号周波数と電圧制御発振器
の発振周波数との比が極めて大きくても従来のようにル
ープゲインが低下しないため、この場合にも安定した追
従性能を得ることができるものである。

【図面の簡単な説明】

第１図は本発明の位相同期装置の一実施例の構成図、第
２図は第１図における同期測定回路の構成図、第３図は
第２図の要部波形図、第４図は従来の位相同期装置の構
成図である。 ｌ・・・入力端子、２・・・出力端子、５・・・電圧制
御発振器、９・・・周期測定回路、　１３・・・パルス
作成回路、１４・・・カウンタ回路、１５・・・ラッチ
回路、Ｓｌ・・・入力信号、ＣＫ・・・基準クロック。

Claims (1)

1. 【特許請求の範囲】 １、電圧制御発振器と、この電圧制御発振器の発振周波
   数を基準クロックとして入力信号周波数の周期を測定し
   て前記入力信号周波数に対する電圧制御発振器の前記発
   振周波数の誤差に応じた検出信号を出力する周期測定回
   路とを設け、周期測定回路から出力される前記検出信号
   に応じて前記電圧制御発振器の発振周波数を制御し、電
   圧制御発振器の発振出力から出力信号を取り出すように
   した位相同期装置。 ２、周期測定回路を、入力信号周波数の信号の立上りエ
   ッジを検出してラッチパルスとこのラッチパルスを遅延
   したプリセットパルスを作成するパルス作成回路と、前
   記プリセットパルスのタイミングに計数値が初期値にプ
   リセットされ基準クロックとして印加された電圧制御発
   振器の発振周波数を前記初期値から計数するカウンタ回
   路と、前記ラッチパルスのタイミングに前記カウンタ回
   路の計数値を読み込んで次回のラッチパルスのタイミン
   グまで保持するラッチ回路とで構成し、ラッチ回路の内
   容を検出信号としたことを特徴とする特許請求の範囲第
   １項記載の位相同期装置。