JPS6328057A - 半導体装置パツケ−ジ - Google Patents
半導体装置パツケ−ジInfo
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- JPS6328057A JPS6328057A JP17217686A JP17217686A JPS6328057A JP S6328057 A JPS6328057 A JP S6328057A JP 17217686 A JP17217686 A JP 17217686A JP 17217686 A JP17217686 A JP 17217686A JP S6328057 A JPS6328057 A JP S6328057A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 17
- 230000001052 transient effect Effects 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 abstract 7
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置パッケージ、特にＩＣチップを搭
載する半導体装置パッケージの内部リード線の接続構成
に関する。
載する半導体装置パッケージの内部リード線の接続構成
に関する。
従来、ＥＣＬ型論理ＩＣ１特に多出力系の論理ＩＣ用パ
ッケージにおける高電位側電源端子は最高電位端子（以
下ＶＣＣ端子と略す）と出力トランジスタのコレクタ端
子（以下ＶＣＣＡＣＣ上略す）とに分離して使用されて
いる。これはパッケージのリードおよびボンディングワ
イヤが持つ寄生インダクタンスに出力のトランジスタが
スイッチングするときの過渡電流が流れるために発生す
るノイズ電圧をＶＣＣが直接受けないようにするためで
ある。
ッケージにおける高電位側電源端子は最高電位端子（以
下ＶＣＣ端子と略す）と出力トランジスタのコレクタ端
子（以下ＶＣＣＡＣＣ上略す）とに分離して使用されて
いる。これはパッケージのリードおよびボンディングワ
イヤが持つ寄生インダクタンスに出力のトランジスタが
スイッチングするときの過渡電流が流れるために発生す
るノイズ電圧をＶＣＣが直接受けないようにするためで
ある。
第３図は上記のようなＥＣＬ型論理出力回路と出力トラ
ンジスタがスイッチングする時の過渡電流の動きを示し
ている。該電流が寄生インダクタンスしによりノイズ電
圧を発生する。特に出力が複数ある場合には出力トラン
ジスタのコレスタ端子に数百ｍＶのノイズ電圧が発生す
ることがあり、このノイズ電圧を直接ＶＣＣが受けない
ようにするた必にＶＣＣＡ端子が使用されている。
ンジスタがスイッチングする時の過渡電流の動きを示し
ている。該電流が寄生インダクタンスしによりノイズ電
圧を発生する。特に出力が複数ある場合には出力トラン
ジスタのコレスタ端子に数百ｍＶのノイズ電圧が発生す
ることがあり、このノイズ電圧を直接ＶＣＣが受けない
ようにするた必にＶＣＣＡ端子が使用されている。
第２図は従来より使用されているパッケージのリード接
続構成を示す図である。同図において１ρ端子がＶＣＣ
Ａ端子であり、２ｎｐ端子が■ｃｃ端子であるとする。
続構成を示す図である。同図において１ρ端子がＶＣＣ
Ａ端子であり、２ｎｐ端子が■ｃｃ端子であるとする。
上述した様に従来のパッケージではＶＣＣ端子とＶＣＣ
Ａ端子は独立ピンとして使用されていた。ところで最近
のＩＣの高゛速化に伴いＩＣの論理出力の出力立上り時
間は非常に小さく急峻な特性をもっており、寄生インダ
クタンスによるノイズ電圧△Ｖ（−”−Ｌ ｄｉ／ｄ
ｔ）はますます大きくなる傾向にある。さらにこの急峻
な出力の立上り特性は出力のＨｉｇｈ側でオーバーシュ
ートとなり、それに起因する出力のリンギングまたは出
力発振としてあられれる。一方この出力リンギングまた
は発振はＶＣＣ端子とＶＣＣＡ端子をＩＣの内部パッド
近くで短絡することによって抑えることが可能であるこ
とがわかっている。故にＩＣの内部パッドとパ・ソケー
ジの内部リード間で両端子をボンディングすることによ
って上記のリンギングは防ぐことができる。しかしこの
場合は前述のノイズ電圧が直接■ｃｃ端子に影響を及ぼ
すことになる。このノイズ電圧の影響を最も大きく受け
るのが入力特性であり、最悪の場合には入力特性規格を
オーバーして誤操作する恐れがある。
Ａ端子は独立ピンとして使用されていた。ところで最近
のＩＣの高゛速化に伴いＩＣの論理出力の出力立上り時
間は非常に小さく急峻な特性をもっており、寄生インダ
クタンスによるノイズ電圧△Ｖ（−”−Ｌ ｄｉ／ｄ
ｔ）はますます大きくなる傾向にある。さらにこの急峻
な出力の立上り特性は出力のＨｉｇｈ側でオーバーシュ
ートとなり、それに起因する出力のリンギングまたは出
力発振としてあられれる。一方この出力リンギングまた
は発振はＶＣＣ端子とＶＣＣＡ端子をＩＣの内部パッド
近くで短絡することによって抑えることが可能であるこ
とがわかっている。故にＩＣの内部パッドとパ・ソケー
ジの内部リード間で両端子をボンディングすることによ
って上記のリンギングは防ぐことができる。しかしこの
場合は前述のノイズ電圧が直接■ｃｃ端子に影響を及ぼ
すことになる。このノイズ電圧の影響を最も大きく受け
るのが入力特性であり、最悪の場合には入力特性規格を
オーバーして誤操作する恐れがある。
本発明の半導体装置パッケージは、特定の機能を有する
第一のリード線と、前記第一のリード線と同一の機能を
有し前記第一のリード線に隣接する第二のリード線と、
前記第一のリード線と前記第二のリード線をそれぞれの
外部接続端子の近傍において接続する短絡線とを有して
構成される。
第一のリード線と、前記第一のリード線と同一の機能を
有し前記第一のリード線に隣接する第二のリード線と、
前記第一のリード線と前記第二のリード線をそれぞれの
外部接続端子の近傍において接続する短絡線とを有して
構成される。
次に本発明について図面を参照して説明する。
第１図は゛本発明の一実施例を示す平面図である。
同図においてパッケージ１はＩＣチップ２と、内部リー
ド線３と、ＩＣ内部バッド４と、ＩＣ内部バッド４と内
部リード線３を接続するボンディングワイヤ５とを有し
、さらに端子ＩＰと端子２ｎＰとを接続する短絡線６を
具備している。■ｃｃ端子２ｎＰとＶ。ＣＡ端子ＩＰは
パッケージ１の内部リード線上で短絡線６によって短絡
されている。
ド線３と、ＩＣ内部バッド４と、ＩＣ内部バッド４と内
部リード線３を接続するボンディングワイヤ５とを有し
、さらに端子ＩＰと端子２ｎＰとを接続する短絡線６を
具備している。■ｃｃ端子２ｎＰとＶ。ＣＡ端子ＩＰは
パッケージ１の内部リード線上で短絡線６によって短絡
されている。
この場合に出力リンギングはこの内部リード線上のいず
れの場所で短絡しても抑えることが可能である。しかし
前述の過渡電流によるノイズ電圧はノイズバイパス用コ
ンデンサで通常抑えられているので、ＩＣの内部パッド
４に近いところほど大きく外部リード端子部に近いとこ
ろでは最も小さい。故に両端子の短絡は外部リード端子
に最も近いところで行なうことによって入力特性を悪化
させることなく出力のリンギングを抑えることができる
。
れの場所で短絡しても抑えることが可能である。しかし
前述の過渡電流によるノイズ電圧はノイズバイパス用コ
ンデンサで通常抑えられているので、ＩＣの内部パッド
４に近いところほど大きく外部リード端子部に近いとこ
ろでは最も小さい。故に両端子の短絡は外部リード端子
に最も近いところで行なうことによって入力特性を悪化
させることなく出力のリンギングを抑えることができる
。
以上説明したように本発明の半導体装置パッケージによ
れば、最高電位端子をもつ多出力系のＥＣＬ型論理ＩＣ
用パッケージにおいて最高電位端子と他の端子、すなわ
ち出力トランジスタのコレクタ端子を外部リード端子部
に近い内部リード線で短絡することにより、出力のリン
ギングを抑え、かつ安定した入力特性を得ることができ
るという効果がある。
れば、最高電位端子をもつ多出力系のＥＣＬ型論理ＩＣ
用パッケージにおいて最高電位端子と他の端子、すなわ
ち出力トランジスタのコレクタ端子を外部リード端子部
に近い内部リード線で短絡することにより、出力のリン
ギングを抑え、かつ安定した入力特性を得ることができ
るという効果がある。
第１図は本発明による半導体装置パッケージの一実施例
を示す平面図、第２図は従来の半導体装置パッケージの
例を示す平面図、第３図はＥＣＬ型論理出力回路の例を
示す回路図である６１・・・・・・半導体装置パッケー
ジ、２・・・・・ＩＣチップ、３・・・・・・内部リー
ド線、４・・・・・・ＩＣ内部パッド、５・・・・・・
ボンディングワイヤ、６・・・・・・短絡線。 芽 ／Ｉ！Ｉ ＩＰ −ｙ
ｔＰ矛 ２ 図 ＄ ３ 回
を示す平面図、第２図は従来の半導体装置パッケージの
例を示す平面図、第３図はＥＣＬ型論理出力回路の例を
示す回路図である６１・・・・・・半導体装置パッケー
ジ、２・・・・・ＩＣチップ、３・・・・・・内部リー
ド線、４・・・・・・ＩＣ内部パッド、５・・・・・・
ボンディングワイヤ、６・・・・・・短絡線。 芽 ／Ｉ！Ｉ ＩＰ −ｙ
ｔＰ矛 ２ 図 ＄ ３ 回
Claims (1)
- ＩＣチップを搭載した半導体装置パッケージにおいて
、特定の機能を有する第一のリード線と、前記第一のリ
ード線と同一の機能を有し前記第一のリード線に隣接す
る第二のリード線と、前記第一のリード線と前記第二の
リード線をそれぞれの外部接続端子の近傍において接続
する短絡線とを有することを特徴とする半導体装置パッ
ケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17217686A JPS6328057A (ja) | 1986-07-21 | 1986-07-21 | 半導体装置パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17217686A JPS6328057A (ja) | 1986-07-21 | 1986-07-21 | 半導体装置パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6328057A true JPS6328057A (ja) | 1988-02-05 |
| JPH0582980B2 JPH0582980B2 (ja) | 1993-11-24 |
Family
ID=15936982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17217686A Granted JPS6328057A (ja) | 1986-07-21 | 1986-07-21 | 半導体装置パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6328057A (ja) |
-
1986
- 1986-07-21 JP JP17217686A patent/JPS6328057A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582980B2 (ja) | 1993-11-24 |
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