JPS6327915A - 信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、ディジタル計算機で生成されるタロツクを
基準クロックとする信号発生装置に関し、特に、上記デ
ィジタル計算機の制御によって任意の高精度の周波数を
出力する信号発生装置に関するものである。

［従来の技術］ 従来のこの種の信号発生装置としては第２図に示すよう
なものがある。

この第２図は従来の信号発生装置を示すブロック図であ
り、同図において、１は制御を司るディジタル計算機、
２は同ディジタル計算機１で生成されるクロックを基準
クロックとして信号発生装置に入力する信号線、３はデ
ィジタル計算機１に接続された周波数設定レジスタ、４
は上記基準クロックを周波数設定レジスタ３からのデー
タに応じて分周する除算型分周器、５は出力波形の繰返
周期を設定すべくディジタル計算機１に接続された波形
繰返周期設定レジスタ、６は除算型分周器４からの出力
クロックを波形繰返周期設定レジスタ５からのデータに
応じて分周する除算型分周器である。

また、７は積算レジスタ、８は同積算レジスタ７と除算
型分周器６とを接続するリセット信号線であり、上記積
算レジスタ７は、除算型分周器６からの出力をリセット
信号線８により繰返リセット信号として受けるとともに
、除算型分周器４からの出力を入力クロックとして受け
て積算するものである。

さらに、９は波形記憶器であり、この波形記憶器９は、
積算レジスタ７からの出力をアドレス信号として受けて
各アドレスに記憶されている波形データを出力するもの
である。また、１０は波形記憶器９からのディジタル信
号をアナログ信号に変換するディジタル−アナログ変換
器、１１は同ディジタル−アナログ変換器１０に接続さ
れる低域通過フィルタ、１２は同低域通過フィルタ１１
に接続された出力端子である。

次に動作について説明する。従来の信号発生装置におい
ては、ディジタル計算機１のクロックが基準クロックと
して信号線２から入力される。ディジタル計算機１は、
予め、キーインあるいは記憶された所望の出力周波数設
定値に応じ、基準クロックの周波数ＣＬＫを分周する分
周比の実数値Ｎｒを算出し、この値Ｎｒの小数部を四捨
五入して整数値Ｎｉに変換した後、この整数値Ｎｉを周
波数設定レジスタ３にセットする。これと同時に。

ディジタル計算機１は、波形記憶器９の記憶データの繰
返周期のアドレス数Ｍ（整数値）を波形繰返周期設定レ
ジスタ５にセットする。

そして、除算型分周器４は、基準クロック（周波数ＣＬ
Ｋ）を入力クロックとして周波数設定レジスタ３の設定
データＮｉに応じ分周し、周波数ＣＬＫ・（１／Ｎｉ）
のクロックを導出する。次いで、除算型分周器６は、前
記周波数ＣＬＫ・（１／Ｎｉ）を波形繰返周期設定レジ
スタ５の設定データＭに応じて分周し１周波数ＣＬＫ・
（１／Ｎｉ）・（１／Ｍ）のクロックを導出する。

また、積算レジスタ７は、除算型分周器４からの出力ク
ロックを、入力として積算し複数ビットの２進化１６進
数データに変換して、波形記憶器９のアドレス信号とし
て同波形記憶器９へ出力する。これと同時に、積算レジ
スタ７は、除算型分周器６の出力クロックを、リセット
信号線８を介して繰返リセット信号として受け、前記積
算データを繰返周期Ｍごとにクリヤする。

この後、波形記憶器９は、積算レジスタ７からの出力信
号をアドレス信号として受け、各アドレスに記憶されて
いる波形データを出力し、次段のディジタル−アナログ
変換器１０によってアナログ信号に変換する。

このアナログ信号は、高調波成分を含有しており階段状
の波形であるので、低域通過フィルタ１１で高調波を除
去された後、出力端子１２へ出力される。

なお、上記のデータＭおよびＮｉの取扱範囲は。

周波数設定レジスタ３のデータバスのビット数をｎい波
形繰返周期設定レジスタ５のデータバスのビット数をｎ
２とすると、それぞれ、０＜Ｎｉ＜２　．０＜Ｍ＜２″
２ である。

［発明が解決しようとする問題点コ しかしながら、従来の信号発生装置は以上のように構成
されているので、基準クロックの周波数ＣＬＫの整数分
の−の、ある特定の周波数については、周波数設定値に
対する出力信号の周波数は精度よく出力されるが、そう
でない場合には誤差が生じ、特に高周波になる程、上記
誤差が顕著に表われてくるという問題点があった。

例えば、基準クロックの周波数ＣＬＫを４，４４４，４
４４（Ｈｚ）、記憶波形の一周期のアドレス数Ｎを３６
０、出力させたい周波数設定値を１　、０００　（Ｈｚ
）とすると、分周比の実数値Ｎｒは、 ４，４４４，４４４／（１，０００Ｘ　３６０）年１２
．３４５６８となる。この実数値Ｎｒの小数部を四捨五
入して整数値Ｎ１＝１２に変換し、これが除算型分周器
４の設定データとして周波数設定レジスタ３にセットさ
れる。この結果、出力される実質の周波数Ｆは、Ｆ　＝
４，４４４，４４４　Ｘ　（１／１２）　Ｘ　（１／３
６０）’＝；　１，０２８，８０６（ｌｌｚ）となる。

このように周波数設定値に対し出力誤差２８．８０６（
ｌ（ｚ）が生じるのは、前記分周比Ｎｒの小数部を丸め
たことによるものであり、実用上大きな影響を受けるこ
とになる。

この発明は上記のような問題点を解消するためになされ
たもので１周波数設定誤差分を補正して。

任意の設定周波数に対して精度の高い出力周波数を出力
できるようにした、信号発生装置を得ることを目的とす
る。

［問題点を解決するための手段］ この発明に係る信号発生装置は、ディジタル計算機にそ
れぞれ接続された周波数設定レジスタおよび周波数補正
値設定レジスタからのデータに応じて基轄クロックを分
周して出力する分周回路が、上記周波数設定レジスタか
らのデータに応じてタロツクを分周する除算型分局器と
、上記周波数補正値設定レジスタからのデータに応して
クロックを分周する乗算型分周器とをそなえて構成され
たものである。

［作　　　用コ この発明における信号発生装置では１周波数設定誤差分
を補正する補正値が、ディジタル計算機で予め計算され
、この補正値は周波数補正値設定レジスタにセットされ
る。

そして、分周回路において、除算型分周器は周波数設定
レジスタからのデータに応じてクロックを分周するとと
もに、乗算型分周器は上記周波数補正値設定レジスタか
らのデータに応じてクロックを分周する。

［発明の実施例コ 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による信号発生装置を示すブロ
ック図であり、同図中において、第２図と同一構成部分
には同一符号を付し、その説明は省略する。

第１図において、２１はディジタル計算機１に接続され
た周波数補正値設定レジスタ、２２は乗算型分周器であ
り、この乗算型分周器２２は、除算型分周器４の出力ク
ロックを入力クロックとし、周波数補正値設定レジスタ
２１のデータに比例した値に前記入力クロックを分周す
るものである。

そして、２３は分周回路であり、この分周回路２３は上
記の除算型分周器４および乗算型分周器２２から構成さ
れる。

なお、本実施例における乗算型分周器２２としては、テ
キサス−インストルメント社製の５Ｎ−５４９７ＳＹＮ
ＣＩ＋ＲＯＮＯＵＳ　６−ＢＩＴ　ＢＩＮＡＲＹ　ＲＡ
ＴＥ　ＭＵＬＴＩＰＬＩＥＲ３のＴＣ素子を複数個カス
ケードに構成したものが用いられ、その分周の算出式は
次の通りである。

出力クロック（Ｈｚ） ＝口入力夕ロック（Ｈｚ）コ・（Ｄ／２″）ここで、ｎ
は設定データバスのビット数（例えば、１６ビツト構成
の場合、２　”　＝６５，５３６）、Ｄは設定データ（
０＜Ｄ＜２’）である。

次に動作について説明する。基準タロツクは、ディジタ
ル計算機１のクロックを利用し、信号線２を介して入力
される。ディジタル計算８！１は、予め、キーインある
いは内部に記憶された所望の出力周波数設定値に応じ、
基準クロックの周波数ＣＬＫを分周する分周比の実数値
Ｎｒを算出し、この値Ｎｒの小数部を切り捨てて整数値
Ｎｉに変換した後、この整数値Ｎｉを周波数設定レジス
タ３にセットする。ここで、分周比Ｎｒの小数部を四捨
五入でなく、切り捨てにした理由は、次段の乗算型分周
器２２の設定データの算出に有利だからである。

前記分周比の実数値に対する整数値の誤差分の補正値は
、前述した乗算型分周器２２の算出式より、 Ｄｒ＝２　　・Ｎｉ／Ｎｒ となる。ディジタル計算機１は、この値の小数部を四捨
五入し整数値りに変換（０＜Ｄ＜２’）して。

周波数補正値設定レジスタ２１にセットする。

また、これと同時に、ディジタル計算機１は、波形記憶
器９の記憶データの繰返周期のアドレス数Ｍを波形繰返
周期設定レジスタ５にセットする。

そして、除算型分周器４は、従来装置と同様に。

基準クロック（周波数ＣＬＫ）を入力クロックとして周
波数設定レジスタ３の設定データＮｉに応じ分周し、周
波数ＣＬＫ・（１／Ｎｉ）のクロックを出力する。

次に、乗算型分周器２２は、周波数ＣＬＫ・（１／Ｎｉ
）のクロックを周波数補正値設定レジスタ２１のデータ
に応じて分周し、補正されたクロック〔周波数ＣＩＪ・
（１／　Ｎ　ｉ）・（Ｄ／２’）］を出力する。

そして、除算型分周器６は、前記周波数ＣＬＫ・（１／
Ｎｉ）・（Ｄ／２″）のクロックを波形繰返周期設定レ
ジスタ５の設定データＭに応じて分周し、周波数ＣＬＫ
・（１／Ｎｉ）・（Ｄ／２”）・（１／Ｍ）のクロック
信号を出力する。

また、積算レジスタ７は、乗算型分局器２２からの出力
クロックを入力クロックとして積算し。

複数ビットの２進化１゛６進数データに変換して。

波形記憶器９のアドレス信号として同波形記憶器９へ出
力する。これと同時に、積算レジスタ７は。

除算型分周器６の出力クロックを、リセット信号線８を
介して繰返リセット信号として受け、前記積算データを
繰返周期Ｍごとにクリヤする。これは、出力波形の繰返
し発生の役目を果たすものである。

この後、積算レジスタ７からの出力信号は、波形記憶器
９．ディジタル−アナログ変換器１０゜低域通過フィル
タ１１を通してアナログ信号に変換され周波数ＣＬＫ・
（１／Ｎｉ）・（Ｄ／２”）・（１／Ｍ）のアナログ信
号を出力端子１２から出力する。

例えば、基準クロックの周波数Ｃしにを４，４４４，４
４４（Ｈｚ）、記憶波形の一周期のアドレス数阿を３６
０、所望の出力周波数設定値を１．０００．０００（Ｈ
ｚ）、データビット数ｎを１６とすると、分周比Ｎｒは
、Ｎ　ｒ　＝４，４４４，４４４／（１，０００Ｘ　３
６０）　’＝　１２．３４５６８、’、　Ｎ　ｉ　＝　
１２ となり、補正値Ｄｒは、 Ｄ　ｒ　＝　２　”　Ｘ　１２／１２．３４５６８斗６
３，７００．９８６、−、　Ｄ　：６３，７０１ となる。故に、実際の出力周波数Ｆは、Ｆ　＝４，４４
４，４４４Ｘ　（６３，７０１／２”）／　（１２Ｘ３
６０）＝　１，０００．０００（Ｈｚ） となり、従来装置に比較して極めて精度の高い出力周波
数が得られるのである。

なお、上記実施例では１周波数設定用の除算型分周器４
の次段に補正用の乗算型分周器２２を配置しているが、
乗算型分周器２２の次段に除算型分周器４を配置しても
よく、上記実施例と同様の効果を奏する。

［発明の効果］ 以上のように、この発明によれば、ディジタル計算機で
生成されるクロックを基準クロックとする信号発生装置
において、周波数設定レジスタからのデータに応じてク
ロックを分周する除算型分周器と、周波数補正値設定レ
ジスタからのデータに応じてクロックを分周する乗算型
分周器とからなる分周回路をそなえるように構成したの
で、任意の所望の周波数設定値に対し、実際に出力され
る周波数が補正され、極めて精度の高い出力周波数を出
力する装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による信号発生装置を示す
ブロック図であり、第２図は従来の信号発生装置を示す
ブロック図である。 図において、１−・ディジタル計算機、３−・・周波数
設定レジスタ、４−除算型分周器、５−波形繰返周期設
定レジスタ、６−除算型分周器、７−・−積算レジスタ
、９−・波形記憶器、１０−ディジタル−アナログ変換
器、２１−周波数補正値設定レジスタ、２２−乗算型分
周器、２３−・分周回路。 なお、図中、同一の符号は同一、又は相当部分を示して
いる。

Claims (1)

【特許請求の範囲】
1. ディジタル計算機で生成されるクロックを基準クロック
   とする信号発生装置において、該ディジタル計算機にそ
   れぞれ接続された周波数設定レジスタ、周波数補正値設
   定レジスタおよび波形繰返周期設定レジスタをそなえ、
   上記の周波数設定レジスタおよび周波数補正値設定レジ
   スタからのデータに応じて上記基準クロックを分周して
   出力する分周回路と、上記波形繰返周期設定レジスタか
   らのデータに応じて上記分周回路からの出力を分周して
   繰返リセット信号を出力する除算型分周器と、該除算型
   分周器からの出力をリセット信号として受けるとともに
   上記分周回路からの出力を入力クロックとして受けて積
   算する積算レジスタと、該積算レジスタからの出力をア
   ドレス信号として受けて各アドレスに記憶されている波
   形データを出力する波形記憶器と、該波形記憶器からの
   デイジタル信号をアナログ信号に変換するディジタル−
   アナログ変換器とが設けられ、上記分周回路が、上記周
   波数設定レジスタからのデータに応じてクロックを分周
   する除算型分周器と、上記周波数補正値設定レジスタか
   らのデータに応じてクロックを分周する乗算型分周器と
   をそなえて構成されたことを特徴とする信号発生装置。