JPS63271915A - Semiconductor chip - Google Patents
Semiconductor chipInfo
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- JPS63271915A JPS63271915A JP10526687A JP10526687A JPS63271915A JP S63271915 A JPS63271915 A JP S63271915A JP 10526687 A JP10526687 A JP 10526687A JP 10526687 A JP10526687 A JP 10526687A JP S63271915 A JPS63271915 A JP S63271915A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 229910052751 metal Inorganic materials 0.000 claims abstract description 4
- 239000002184 metal Substances 0.000 claims abstract description 4
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 241000562569 Riodinidae Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体チップに関し、特に半導体装置に使用さ
れるものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Field of Application) The present invention relates to a semiconductor chip, and particularly to one used in a semiconductor device.
半導体装置の製造にあっては、通常は半導体チップが使
用される。すなわち、半導体ウェーハ上に例えばステッ
プアンドリピート法によって半導体素子を多数形成し、
ダイシングによって分割して半導体チップを得る。そし
て、この半導体チップを例えばリードフレームのベッド
部に搭載してダイボンドし、インナリードと半導体チッ
プ上の電極とをワイヤで接続した後、樹脂モールドを行
ってパッケージが完成する。パッケージとしては上記の
樹脂パッケージに限らず、セラミックスを用いたパッケ
ージ等各種のものがある。Semiconductor chips are usually used in the manufacture of semiconductor devices. That is, a large number of semiconductor elements are formed on a semiconductor wafer by, for example, a step-and-repeat method,
Semiconductor chips are obtained by dividing by dicing. Then, this semiconductor chip is mounted on, for example, a bed portion of a lead frame and die-bonded, the inner leads and the electrodes on the semiconductor chip are connected with wires, and then resin molding is performed to complete the package. The package is not limited to the above-mentioned resin package, but there are various types such as a package using ceramics.
ところで、一般にウェーハの例えば中心部と周辺部では
結晶性が一様でないため、半導体ウェーハ内での各半導
体チップの特性は一様ではなく、不良の発生率も異なる
。特に、半導体ウェーハが大口径であるときや、ガリウ
ムヒ素等の化合物半導体ウェーハではその傾向が顕著で
ある。By the way, in general, the crystallinity is not uniform between, for example, the center and the periphery of a wafer, so the characteristics of each semiconductor chip within a semiconductor wafer are not uniform, and the incidence of defects is also different. This tendency is particularly noticeable when the semiconductor wafer has a large diameter or when a compound semiconductor wafer such as gallium arsenide is used.
ところで、半導体チップの高周波特性やホール特性につ
いてはチップ化してみないとわかりにくいため、チップ
状態で検査を行うことになる。しかしながら、従来技術
ではスクライビング後はどのチップが半導体ウェーハ内
のどの位置にあったかは全くわからないため、すべての
半導体チップに対して同じ様に検査を行わなければなら
ない。By the way, it is difficult to understand the high frequency characteristics and Hall characteristics of a semiconductor chip unless it is made into a chip, so it is necessary to test the chip in chip form. However, in the prior art, after scribing, it is not known at all which chip was located in the semiconductor wafer, so all semiconductor chips must be inspected in the same way.
そこで本発明は、分割後であっても半導体つ工−ハ内で
の位置を知ることができる半導体チップを提供すること
を目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a semiconductor chip whose position within a semiconductor chip can be known even after being divided.
本発明に係る半導体チップは、分割前の半導体ウェーハ
内での位置を表わす識別標識を備えたことを特徴とする
。The semiconductor chip according to the present invention is characterized in that it is provided with an identification mark indicating the position within the semiconductor wafer before division.
（作用〕
本発明にかかる半導体チップは、以上のように構成され
るので、各チップが分割前に半導体つ工−ハ内のどの位
置にあったかが容易にわかる。この結果、不良品が出や
すい位置や特定の機能が得られにくい位置にあった半導
体チップについては、検査を簡略化したり逆に検査を厳
重にしたりして、半導体ウェーハ内の位置に基づく特性
に応じた合理的な検査が可能になる。(Function) Since the semiconductor chip according to the present invention is constructed as described above, it is easy to know where each chip was located in the semiconductor chip before being divided.As a result, defective products are likely to be produced. For semiconductor chips located in locations where it is difficult to obtain specific functions, inspection can be simplified or tightened, allowing for rational inspection based on the characteristics based on the location within the semiconductor wafer. become.
以下、添附図面の第１図ないし第３図を参照して、本発
明の一実施例を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. 1 to 3 of the accompanying drawings.
第１図は本発明にかかる半導体チップ２を含む半導体ウ
ェーハ１を示す平面図である。同図によれば、各チップ
２はその上端辺に、２進数で表わした数字がドツトの形
で表現された金属パターンからなるマーク３を有してい
る。すなわち、このマークによって第１図中に括弧で表
示したように、最も左の第１列の下はＯであり、上に１
，２となっており、第２列は下から上に３から７となり
、以下同様に２１までの番号が表示されている。FIG. 1 is a plan view showing a semiconductor wafer 1 including a semiconductor chip 2 according to the present invention. According to the figure, each chip 2 has on its upper edge a mark 3 consisting of a metal pattern in which numbers expressed in binary numbers are expressed in the form of dots. That is, as shown in parentheses in Figure 1 by this mark, the bottom of the first column on the far left is O, and the top is 1.
, 2, and the second column is numbered 3 to 7 from bottom to top, and the numbers up to 21 are displayed in the same manner.
第２図（ａ）は半導体チップの一つを示すもので、番号
１１を表わすマーク３を有するチップ２を示している。FIG. 2(a) shows one of the semiconductor chips, and shows a chip 2 having a mark 3 representing the number 11.
この半導体チップ２は一辺の長ざｇの正方形をなしてお
り、その上辺部に数字を表わすドツトが形成されている
。このドツトは幅ａを有しており、隣接するドツト間の
ピッチはｂとなっており、例えばａ＝５００．ｃｚｍ、
ｂ＝２００μｍである。なお、ａ＞ｂとすることにより
数字の認識をより容易にさせることができる。また、金
属によるマークは反射性でおるため、機械による自動認
識も行いやすい。This semiconductor chip 2 has a square shape with one side having a length g, and dots representing numbers are formed on the upper side. The dots have a width a, and the pitch between adjacent dots is b, for example a=500. czm,
b=200 μm. Note that by setting a>b, the recognition of numbers can be made easier. Furthermore, since metal marks are reflective, automatic recognition by machines is easy.
このようなマークは第３図に示す方法により形成される
。Such marks are formed by the method shown in FIG.
第３図は半導体チップの素子パターンを形成するための
ステッパを用゛いたステップアンドリピート法を示す斜
視図である。同図において、１０倍の大きさでパターン
形成されたレティクル２１に対して上方の光源（図示せ
ず。）から光を照射し、光学系（図示せず。）によりウ
ェーハ１上に縮小投影して必要なパターンを露光する。FIG. 3 is a perspective view showing a step-and-repeat method using a stepper for forming an element pattern of a semiconductor chip. In the figure, light is irradiated from an upper light source (not shown) onto a reticle 21 on which a pattern is formed 10 times the size, and is reduced and projected onto the wafer 1 by an optical system (not shown). and expose the required pattern.
この際、レティクル２１の一辺側より支持ブロック１１
より突出した遮光片の突出長さを変化させることにより
、マーキングを素子パターンと共に半導体つ工−ハ１上
に露光する。At this time, the support block 11 is
By changing the protrusion length of the more protruding light-shielding piece, the marking is exposed on the semiconductor chip 1 together with the element pattern.
なお、第３図においては遮光片１２は大きく突出してマ
ーキングのためのパターンとなっているが、遮光片１３
の突出長さはレティクル２１に達しておらず、マーキン
グパターンとはなっていない。この様子は第２図（ｂ）
にも示されており、遮光片１２とに遮光片１３の長さの
相違によりマーキングが形成されることがわかる。In addition, in FIG. 3, the light shielding piece 12 protrudes greatly to form a pattern for marking, but the light shielding piece 13
The protruding length does not reach the reticle 21 and does not form a marking pattern. This situation is shown in Figure 2 (b)
It is also shown that markings are formed on the light shielding piece 12 and the light shielding piece 13 due to the difference in length.
次に、上記実施例の作用を説明する。Next, the operation of the above embodiment will be explained.
いま、ある半導体チップの試験を行おうとする場合、チ
ップ上に表示されたマークを調べることによりそのチッ
プがウェーハのどの位置にあったかが容易に判明する。Now, when testing a certain semiconductor chip, it is easy to find out where the chip was located on the wafer by checking the marks displayed on the chip.
したがって、例えば結晶性が悪い周辺部から取出された
半導体チップであることがわかったとぎには、慎重に検
査を行なうことができる。逆に、特定の検査項目だけを
調べて結果が良好でないときは、全部の項目について検
査をしないような簡略化を行うことができる。Therefore, for example, once it is determined that the semiconductor chip has been taken out from the peripheral area with poor crystallinity, it can be carefully inspected. On the other hand, if only a specific test item is examined and the results are not satisfactory, it is possible to simplify the process by not testing all the items.
このようなマーキングが上述したように２進数として表
示された場合には、例えば７つのドツトにより１２８通
りの判別を行うことができる。したがって、ドツトの数
をｎとすれば、２のｎべき乗だけの数を表現できること
は明らかである。When such markings are displayed as binary numbers as described above, for example, 128 types of discrimination can be performed using seven dots. Therefore, it is clear that if the number of dots is n, it is possible to represent as many numbers as the n power of 2.
本発明は上記実施例に限定されるものではなく、種々の
変形が可能である。The present invention is not limited to the above embodiments, and various modifications are possible.
例えば、マークを各チップに全部異なる数を付す場合だ
けでなく、あらかじめウェーハをいくつかの領域に分け
ておき、その領域を表わす番号を表わずようにしてもよ
い。また、マーキングはポジでもネガでも良い。ざらに
一実施例のような金属パターンの他、絶縁膜としてマー
キングを形成することができる。For example, in addition to marking each chip with a different number, the wafer may be divided into several regions in advance and the numbers representing the regions may not be displayed. Further, the marking may be positive or negative. In addition to the metal pattern as in the embodiment, a marking can be formed as an insulating film.
以上、詳細に説明した通り本発明に係る半導体チップに
よれば、分割前のウェーハ内での位置を示すマークを有
しているので、チップ単体でそのチップが半導体ウェー
ハのどの位置から取出されたかがわかる。したがって、
検査の際にウェーハ内の位置に応じた特性を有している
ことを前提とした取扱いが可能となる。As described above in detail, the semiconductor chip according to the present invention has a mark indicating the position within the wafer before being divided, so that it is possible to identify from which position on the semiconductor wafer the chip was taken out. Recognize. therefore,
During inspection, it becomes possible to handle the wafer on the assumption that it has characteristics depending on its position within the wafer.
第１図は本発明の半導体チップと半導体ウェーハとの関
係を示す平面図、第２図は本発明の半導体チップ単体の
詳細を示す拡大平面図、第３図は本発明の半導体チップ
のマークの形成方法を示す説明図である。
１・・・半導体ウェーハ、２・・・半導体チップ、３・
・・マーク、１２・・・遮光片、２１・・・レティクル
。
特許出願人 住友電気工業株式会社
代理人弁理士 長谷用 芳 樹第 １ 図
（ｂ） Ｃａ＞
第２図
第 ３ 図FIG. 1 is a plan view showing the relationship between the semiconductor chip of the present invention and a semiconductor wafer, FIG. 2 is an enlarged plan view showing details of the semiconductor chip of the present invention, and FIG. 3 is a plan view of the mark on the semiconductor chip of the present invention. It is an explanatory view showing a formation method. 1... Semiconductor wafer, 2... Semiconductor chip, 3...
...Mark, 12...Shading piece, 21...Reticle. Patent Applicant: Sumitomo Electric Industries, Ltd. Representative Patent Attorney Yoshiki Hase Figure 1 (b) Ca> Figure 2 Figure 3
Claims (1)
えた半導体チップ。 ２、前記識別標識が周端部に形成された複数のドットで
ある特許請求の範囲第１項記載の半導体チップ。 ３、前記識別標識が一辺の周端部に形成されたものであ
る特許請求の範囲第２項記載の半導体チップ。 ４、前記識別標識が金属膜で形成されたものである特許
請求の範囲第１項ないし第３項のいずれかに記載の半導
体チップ。 ５、前記識別標識が絶縁膜で形成されたものである特許
請求の範囲第１項ないし第３項いずれかに記載の半導体
チップ。 ６、前記識別標識が素子パターンと同時に形成されたも
のである特許請求の範囲第４項または第５項記載の半導
体チップ。[Claims] 1. A semiconductor chip equipped with an identification mark indicating its position within a wafer before division. 2. The semiconductor chip according to claim 1, wherein the identification mark is a plurality of dots formed on the peripheral edge. 3. The semiconductor chip according to claim 2, wherein the identification mark is formed on a peripheral edge of one side. 4. The semiconductor chip according to any one of claims 1 to 3, wherein the identification mark is formed of a metal film. 5. The semiconductor chip according to any one of claims 1 to 3, wherein the identification mark is formed of an insulating film. 6. The semiconductor chip according to claim 4 or 5, wherein the identification mark is formed simultaneously with the element pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10526687A JPS63271915A (en) | 1987-04-28 | 1987-04-28 | Semiconductor chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10526687A JPS63271915A (en) | 1987-04-28 | 1987-04-28 | Semiconductor chip |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271915A true JPS63271915A (en) | 1988-11-09 |
Family
ID=14402858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10526687A Pending JPS63271915A (en) | 1987-04-28 | 1987-04-28 | Semiconductor chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63271915A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002287813A (en) * | 2001-03-26 | 2002-10-04 | Sumitomo Forestry Co Ltd | Material machining management system |
-
1987
- 1987-04-28 JP JP10526687A patent/JPS63271915A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002287813A (en) * | 2001-03-26 | 2002-10-04 | Sumitomo Forestry Co Ltd | Material machining management system |
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