KR100224708B1 - Displacement confirmation method of assembly chip on wafer surface - Google Patents
Displacement confirmation method of assembly chip on wafer surface Download PDFInfo
- Publication number
- KR100224708B1 KR100224708B1 KR1019960039145A KR19960039145A KR100224708B1 KR 100224708 B1 KR100224708 B1 KR 100224708B1 KR 1019960039145 A KR1019960039145 A KR 1019960039145A KR 19960039145 A KR19960039145 A KR 19960039145A KR 100224708 B1 KR100224708 B1 KR 100224708B1
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- pattern
- chip
- coordinates
- map
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
Abstract
본 발명은 조립이 이루어진 후에 단일 칩 형태로 완성되는 반도체 소자상에 웨이퍼 맵상의 좌표에 대응되는 패턴으로 반도체 소자의 웨이퍼상의 본래의 위치를 확인할 수 있는 조립된 칩의 웨이퍼 상의 위치 확인방법에 관한 것으로서, 그 패턴은 웨이퍼 맵상의 좌표를 나타내는 숫자와 대응되는 특정 형상을 갖는 점에 그 특징이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for locating an assembled chip on a wafer that can identify an original position on a wafer of a semiconductor device in a pattern corresponding to coordinates on a wafer map on a semiconductor device completed in the form of a single chip after assembly. The pattern is characterized in that it has a specific shape corresponding to a number representing coordinates on the wafer map.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 조립된 칩(chip)의 웨이퍼 맵(wafer map) 상의 위치를 확인할 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for identifying a position on a wafer map of an assembled chip.
반도체제품의 생산공정에서 조립된 칩들은 다단계의 테스트 공정을 받게 되는데, 발생한 불량의 원인을 FAB(fabrication; 웨이퍼의 가공을 의미함)에서 찾아서 그 근본원인을 개선하도록 조치하는 일들이 자주 발생하게 된다. 발생하는 불량들은 빈번하게 FAB의 공정 파라미터들과 연관성을 갖게 되며, FAB의 공정 파라미터들은 웨이퍼 맵 상의 위치별로 차이가 나는 경우가 많다. 특히, 웨이퍼의 가장자리와 중심부에 위치한 칩들이 취약한 공정구조를 갖게 되는데, 상기한 위치에서 조립된 칩들의 불량발생빈도는 수율(yield) 및 신뢰성과 연관하여 중요한 의미를 갖는다.Chips assembled in the production process of semiconductor products are subjected to a multi-stage test process. Often, the cause of defects is found in FAB (fabrication), and the measures to improve the root cause are often caused. . Defects that occur are frequently associated with FAB process parameters, and FAB process parameters often differ by position on the wafer map. In particular, the chips located at the edge and the center of the wafer have a weak process structure, the defect occurrence frequency of the chips assembled at the above position has a significant meaning in relation to yield and reliability.
본 발명이 이루고자 하는 기술적 과제는, 조립된 칩들의 웨이퍼 맵 상의 위치를 확인하여 위치에 따른 불량발생빈도를 적절하게 평가할 수 있는 반도체장치의 제조방법를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device capable of appropriately evaluating a defect occurrence frequency according to a location by checking a location on a wafer map of assembled chips.
도 1은 웨이퍼의 맵 좌표를 나타내는 개략도.1 is a schematic diagram showing map coordinates of a wafer;
도 2a 및 2b는 본 발명에 의한, 웨이퍼의 맵 좌표를 나타내는 방법들을 설명하기 위한 개략도들.2A and 2B are schematic diagrams for explaining methods of representing a map coordinate of a wafer according to the present invention.
도 3은 본 발명에 의한, 조립된 칩의 웨이퍼 상의 위치를 확인하기 위해 형성하는 패턴의 숫자 표현방법을 나타내는 개략도.Figure 3 is a schematic diagram showing a numerical representation of a pattern formed to confirm the position on the wafer of the assembled chip according to the present invention.
도 4는 조립된 칩의 웨이퍼 맵 상의 좌표를 나타내는 숫자와 본 발명에 의한 패턴을 1:1로 대응시킨 도표.4 is a diagram in which a number representing coordinates on a wafer map of an assembled chip and a pattern according to the present invention correspond 1: 1.
상기 과제를 이루기 위하여 본 발명에 의한 반도체장치의 제조방법은, 조립이 이루어진 후에 단일 칩 형태로 완성되는 반도체 소자상에 웨이퍼 맵상의 좌표에 대응되는 패턴으로 상기 반도체 소자의 웨이퍼상의 본래의 위치를 확인할 수 있는 조립된 칩의 웨이퍼 상의 위치 확인방법에 있어서, 상기 패턴은 상기 좌표를 나타내는 숫자와 대응되는 특정 형상을 갖는 것을 특징으로 한다.In order to achieve the above object, the method of manufacturing a semiconductor device according to the present invention is to identify the original position on the wafer of the semiconductor element in a pattern corresponding to the coordinates on the wafer map on the semiconductor element completed in the form of a single chip after assembly is performed. In the method of locating on the wafer of the assembled chip, the pattern has a specific shape corresponding to the number representing the coordinates.
본 발명의 바람직한 실시예에 의하면, 상기 패턴의 형상은 사각형이고, 상기 사각형의 위치 및 길이로 상기 숫자를 표시한다.According to a preferred embodiment of the present invention, the shape of the pattern is a rectangle, and the number is indicated by the position and length of the rectangle.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
조립된 칩들은 각각의 웨이퍼 맵 상의 좌표를 나타내는 패턴을 가져야만 그 웨이퍼 맵 상에서의 위치를 확인할 수 있다. 이러한 패턴을 FAB에서 형성하기 위해서는, 웨이퍼 전체를 한 번에 패터닝할 수 있는 포토공정 (즉, 1:1 마스크를 이용하는 포토공정)이 가장 용이하다. 또한, 반복적으로 패턴을 형성하는 방법도 가능하며, FAB 내의 모든 층들에서 패턴을 형성할 수 있다.Assembled chips must have a pattern representing coordinates on each wafer map to be able to identify the location on that wafer map. In order to form such a pattern in the FAB, a photo process capable of patterning the entire wafer at once (ie, a photo process using a 1: 1 mask) is easiest. It is also possible to form the pattern repeatedly, and to form the pattern in all the layers in the FAB.
본 발명에서는, 반도체 칩들을 패키지(package)하는 단계 전에 반도체 제조공정에서 제일 마지막으로 실시되는 단계인 칩의 패드부위를 오픈시키는 포토공정을 이용하였다. 상기 포토공정은 폴리이미드(polyimide)를 도포하는 공정으로서, 폴리이미드 도포가 불필요한 칩의 일부 영역에 웨이퍼의 맵 좌표를 나타내는 패턴을 각각의 칩에 표시되도록 형성한다. 이와 같이 표시된 칩의 웨이퍼 맵 좌표는 디캡(decap) 후에 확인할 수 있다.In the present invention, the photo process of opening the pad portion of the chip, which is the last step performed in the semiconductor manufacturing process, before the step of packaging the semiconductor chips was used. The photo process is a process of applying polyimide, and forms a pattern representing the map coordinates of the wafer on each chip in a portion of the chip where polyimide is not required. The wafer map coordinates of the chips displayed in this way can be confirmed after decap.
도 1은 웨이퍼의 맵 좌표를 나타내는 개략도이고, 도 2a 및 2b는 본 발명에 의한, 웨이퍼의 맵 좌표를 나타내는 방법들을 설명하기 위한 개략도들이다.1 is a schematic diagram showing a map coordinate of a wafer, and FIGS. 2A and 2B are schematic diagrams for explaining methods of representing a map coordinate of a wafer according to the present invention.
폴리이미드는 패턴형성의 해상도(resolution)가 낮기 때문에 웨이퍼 맵 좌표를 나타내기 위해 도 2a에 도시된 바와 같이 숫자를 이용하는 방법을 사용할 수 있다. 그러나, 이와 같이 숫자를 이용하게 되면, 패턴형성에 필요한 면적이 커지게 되는 단점이 있다. 즉, 도 2a에 도시된 바와 같은 숫자 표현방법에 의하면, 이어지는 두자리의 숫자를 표현할 때 35a2 (여기서, a는 폴리이미드 포토공정의 최소 패턴 디자인 룰을 나타낸다)의 면적이 필요하며, 도 2b에 도시된 바와 같이 본 발명에서 적용하는 패턴 형성방법에 의하면, 10a2의 면적이 필요하므로 이용면적의 효율성이 훨씬 커지게 된다. 도 2b에서, 사각형의 실선으로 둘러 쌓여진 부분이 포토공정 후에 오픈될 부위이다.Since polyimide has a low resolution of pattern formation, a method of using numbers as shown in FIG. 2A may be used to represent wafer map coordinates. However, when using the numbers in this way, there is a disadvantage that the area required for pattern formation becomes large. That is, according to the numerical expression method as shown in FIG. 2A, when expressing the following two digits, the area of 35a2 (where a represents the minimum pattern design rule of the polyimide photo process) is required, and is shown in FIG. 2B. As described above, according to the pattern forming method applied in the present invention, since the area of 10a2 is required, the use area efficiency becomes much larger. In FIG. 2B, the portion enclosed by the solid line of the rectangle is a portion to be opened after the photo process.
도 3은 본 발명에 의한, 조립된 칩의 웨이퍼 상의 위치를 확인하기 위해 형성하는 패턴의 숫자 표현방법을 나타내는 개략도이다.3 is a schematic view showing a numerical representation of a pattern formed to confirm the position on the wafer of the assembled chip according to the present invention.
도 3을 참조하면, 첫째 줄은 백 단위, 둘째 줄은 십 단위, 밑의 줄은 단 단위를 각각 나타낸다. 각 줄의 숫자는 좌측 끝을 기준으로 오픈되기 시작하여 각각 100∼500, 10∼50 또는 1∼5를 표현하며, 우측 끝을 기준으로 오픈되기 시작하여 각각 600∼900, 60∼90 또는 6∼9의 숫자를 표현한다.Referring to FIG. 3, the first line represents one hundred units, the second line represents ten units, and the lower line represents units. The numbers in each line start to open based on the left end and represent 100 to 500, 10 to 50, or 1 to 5, respectively, and start to open on the right end, respectively, to 600 to 900, 60 to 90 or 6 to Represents the number 9.
도 4는 조립된 칩의 웨이퍼 맵 상의 좌표를 나타내는 숫자와 본 발명에 의한 패턴을 1:1로 대응시킨 도표이다.4 is a diagram in which a number representing coordinates on a wafer map of an assembled chip and a pattern according to the present invention correspond to 1: 1.
도 4를 참조하면, 조립된 웨이퍼 맵 상의 좌표를 나타내는 숫자를 표현하기 위해 포토공정에서 적절한 패턴을 형성함으로써, 면적이용의 효율성을 최소화할 수 있다.Referring to Figure 4, by forming an appropriate pattern in the photo process to represent the number representing the coordinates on the assembled wafer map, it is possible to minimize the efficiency of area utilization.
상술한 바와 같이 본 발명에 의하면, 칩의 일부 영역에 웨이퍼의 맵 좌표를 나타내는 패턴을 그 면적을 최소화하여 각각의 칩에 표시되도록 형성함으로써, 칩의 웨이퍼 상의 위치에 따른 불량발생빈도를 적절하게 평가할 수 있다.As described above, according to the present invention, a pattern representing the map coordinates of the wafer is formed in a portion of the chip so that the area is displayed on each chip by minimizing its area, so that the occurrence frequency of defects according to the position of the chip on the wafer can be appropriately evaluated. Can be.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039145A KR100224708B1 (en) | 1996-09-10 | 1996-09-10 | Displacement confirmation method of assembly chip on wafer surface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039145A KR100224708B1 (en) | 1996-09-10 | 1996-09-10 | Displacement confirmation method of assembly chip on wafer surface |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980020626A KR19980020626A (en) | 1998-06-25 |
| KR100224708B1 true KR100224708B1 (en) | 1999-10-15 |
Family
ID=19473257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960039145A KR100224708B1 (en) | 1996-09-10 | 1996-09-10 | Displacement confirmation method of assembly chip on wafer surface |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100224708B1 (en) |
-
1996
- 1996-09-10 KR KR1019960039145A patent/KR100224708B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980020626A (en) | 1998-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950000099B1 (en) | Position recognizing method for semiconductor device by binary coding method | |
| JP2790416B2 (en) | Alignment mark placement method | |
| JPH10233468A (en) | Printed circuit board strip for semiconductor package and indication of defective printed circuit board unit of this board strip | |
| KR100224708B1 (en) | Displacement confirmation method of assembly chip on wafer surface | |
| JP2564440B2 (en) | Method of manufacturing chip with in-wafer position indication | |
| JPH1012527A (en) | Semiconductor chip and reticle for semiconductor manufacture | |
| JPH04171709A (en) | Semiconductor device | |
| KR100195279B1 (en) | Electrode pad for teg | |
| JPH04177818A (en) | Semiconductor integrated circuit | |
| JPH065663A (en) | Evaluation semiconductor device | |
| KR100204808B1 (en) | Manufacturing method of semiconductor devices | |
| JPS63220542A (en) | Manufacture of semiconductor device | |
| JPS6328036A (en) | Manufacture of semiconductor device | |
| KR950030229A (en) | Wafer Pattern Alignment Method | |
| JPS6017747A (en) | Reticle for manufacturing semiconductor integrated circuit | |
| CN111415881A (en) | Chip marking method, wafer and chip | |
| JPS6238849B2 (en) | ||
| KR0128831B1 (en) | Pattern test method of semiconductor device | |
| JPS63306635A (en) | Method of marking semiconductor chip | |
| JPH07153802A (en) | Semiconductor device | |
| JPH01194331A (en) | Die-bonding with marking | |
| JPH03211856A (en) | Method for inspecting shifted amount of semiconductor device manufacturing data | |
| JPH04170060A (en) | Semiconductor integrated circuit chip | |
| JP2003133418A (en) | Semiconductor device | |
| JPS6254909A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070612 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |