JPS63269578A - 半導体装置 - Google Patents
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- JPS63269578A JPS63269578A JP62103134A JP10313487A JPS63269578A JP S63269578 A JPS63269578 A JP S63269578A JP 62103134 A JP62103134 A JP 62103134A JP 10313487 A JP10313487 A JP 10313487A JP S63269578 A JPS63269578 A JP S63269578A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66416—Static induction transistors [SIT]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
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- H01L31/1126—Devices with PN homojunction gate the device being a field-effect phototransistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ピンチオフ電圧を任意に制御でき、また光
電荷を無損失で捕集できるようにした、高Ｓ／Ｎ比の半
導体装置、特に静電誘導トランジスタに関する。
電荷を無損失で捕集できるようにした、高Ｓ／Ｎ比の半
導体装置、特に静電誘導トランジスタに関する。
静電誘導トランジスタ （５ｔａｔｉｃ Ｉｎｄｕｃ
ｔｉｏｎＴｒａｎｓ ｉｓ ｔｏｒ、以下ＳＩＴと略称
する）は、従来のバイポーラトランジスタ、ジャンクシ
ョンＦＥＴ。
ｔｉｏｎＴｒａｎｓ ｉｓ ｔｏｒ、以下ＳＩＴと略称
する）は、従来のバイポーラトランジスタ、ジャンクシ
ョンＦＥＴ。
ＭＯＳ Ｆ ＥＴと動作原理を異にし、半導体内に配置
されたソース、ドレイン間の空乏化したチャネル領域に
ゲート電圧とドレイン電圧で制御可能な電位障壁を設け
、この電位障壁の高さをゲート電圧あるいはドレイン電
圧で変化させることによって、ソース、ドレイン間を流
れる電流を制御するようにしたものである。
されたソース、ドレイン間の空乏化したチャネル領域に
ゲート電圧とドレイン電圧で制御可能な電位障壁を設け
、この電位障壁の高さをゲート電圧あるいはドレイン電
圧で変化させることによって、ソース、ドレイン間を流
れる電流を制御するようにしたものである。
ＳＩＴではソースから電位障壁を越えてチャネル領域に
注入された電荷は、空乏化した電界内で加速されながら
ドレインに達するため、電荷の飽和速度（電子の場合〜
８ ＸＩＯ” ｃｍ／ｓ）でチャネル内を走行する。チ
ャネル内を空乏化するために高抵抗半導体基板が用いら
れるため、接合容量が小さいことと合わせて原理的に高
速動作に適している。また走行速度が大きいことから電
荷の散乱がなく低雑音であることも特長である。
注入された電荷は、空乏化した電界内で加速されながら
ドレインに達するため、電荷の飽和速度（電子の場合〜
８ ＸＩＯ” ｃｍ／ｓ）でチャネル内を走行する。チ
ャネル内を空乏化するために高抵抗半導体基板が用いら
れるため、接合容量が小さいことと合わせて原理的に高
速動作に適している。また走行速度が大きいことから電
荷の散乱がなく低雑音であることも特長である。
高抵抗半導体基板に広がる空乏層体積が大きいことを利
用してｐｉｎダイオードを受光素子として用いると、光
電荷収率の高いホトダイオードが得られる。ＳＩＴが高
抵抗基板を用いる素子なので、ＳＩＴ内に組み込まれた
ｐｉｎダイオードとＳＩＴのもつ増幅作用を用いて１素
子内で（光電変換子増幅）を達成する、いわゆる内部増
幅型の光センサを実現できる。ＳＩＴ光センサは単体。
用してｐｉｎダイオードを受光素子として用いると、光
電荷収率の高いホトダイオードが得られる。ＳＩＴが高
抵抗基板を用いる素子なので、ＳＩＴ内に組み込まれた
ｐｉｎダイオードとＳＩＴのもつ増幅作用を用いて１素
子内で（光電変換子増幅）を達成する、いわゆる内部増
幅型の光センサを実現できる。ＳＩＴ光センサは単体。
ライン、エリアいずれにも応用でき、ＳＩＴが本来備え
ている高速、低雑音などの特長をもつ。また単位セルを
１個のＳＩＴで構成することができるので微細化に適し
ており、低雑音であることから高Ｓ／Ｎ比が期待でき、
ｐｉｎダイオードで光電変換するのて高感度が得られる
。更に光電ｒｉＪ蓄積領域とチャネル領域とはｐｎ接合
で分離されるため、出力を読み出しても光電荷が保持さ
れるので非破壊読み出しができ、光アナログメモリとし
ての応用も期待できるものである。
ている高速、低雑音などの特長をもつ。また単位セルを
１個のＳＩＴで構成することができるので微細化に適し
ており、低雑音であることから高Ｓ／Ｎ比が期待でき、
ｐｉｎダイオードで光電変換するのて高感度が得られる
。更に光電ｒｉＪ蓄積領域とチャネル領域とはｐｎ接合
で分離されるため、出力を読み出しても光電荷が保持さ
れるので非破壊読み出しができ、光アナログメモリとし
ての応用も期待できるものである。
次にＳＩＴを光センサとして用いた場合の動作について
説明する。第１２図は、ＳＩＴ光センサの単一セルの断
面を示す図である。ＳＩＴのドレインとなるｎ′基板ｌ
上に高抵抗エピタキシャル層２を成長させ、表面に浅い
ｎ゛ソース３形成し、これを取り囲んでｐ゛ゲート領域
４を設ける。５はゲート電極でポリシリコン、高融点金
属、シリサイド等で作られ、薄い酸化膜６を挟んでｐ＋
ゲート領域４上に配置され、ＭＯ３Ｏ３容量７成する。
説明する。第１２図は、ＳＩＴ光センサの単一セルの断
面を示す図である。ＳＩＴのドレインとなるｎ′基板ｌ
上に高抵抗エピタキシャル層２を成長させ、表面に浅い
ｎ゛ソース３形成し、これを取り囲んでｐ゛ゲート領域
４を設ける。５はゲート電極でポリシリコン、高融点金
属、シリサイド等で作られ、薄い酸化膜６を挟んでｐ＋
ゲート領域４上に配置され、ＭＯ３Ｏ３容量７成する。
セル間の電気的分離のためにｎ゛拡散層あるいはトレン
チ分離で素子分離領域８を設ける。なお１３は熱酸化膜
、１４．１５はＣＶＤＳｉＯｘ膜テアル。
チ分離で素子分離領域８を設ける。なお１３は熱酸化膜
、１４．１５はＣＶＤＳｉＯｘ膜テアル。
光電変換はｐ゛ゲーＩｐＪ域４ｎ−エピタキシャル層２
．ｎ″基板１のｐｉｎダイオードで行われる。通常ｎ’
％板１には正電圧が加えられてｐｉｎダイオードは逆バ
イアスされ、ｐ゛ゲート領域４から延びる空乏層９は、
はぼエピタキシャルＮ２の厚さ全体に達し且つ横方向に
も広がる。蓄積期間にはＭＯ３容量７を介してｐ゛ゲー
ト領域４に負電圧を与える。光入射によって空乏Ｎ９内
で発生した電子・正孔対のうち、電子１０はドレイン１
あるいはソース３に逃げ、正孔１１ばｐ１ゲート領域４
に蓄積されゲート電位を上昇させる。ゲート電位が上昇
すると、ソース３とドレイン１間の空乏化したエピタキ
シャルＮ２からなるチャネル１２に形成される電位障壁
が引き下げられ、ソース３からドレインｌへ電子の移動
が起こる。
．ｎ″基板１のｐｉｎダイオードで行われる。通常ｎ’
％板１には正電圧が加えられてｐｉｎダイオードは逆バ
イアスされ、ｐ゛ゲート領域４から延びる空乏層９は、
はぼエピタキシャルＮ２の厚さ全体に達し且つ横方向に
も広がる。蓄積期間にはＭＯ３容量７を介してｐ゛ゲー
ト領域４に負電圧を与える。光入射によって空乏Ｎ９内
で発生した電子・正孔対のうち、電子１０はドレイン１
あるいはソース３に逃げ、正孔１１ばｐ１ゲート領域４
に蓄積されゲート電位を上昇させる。ゲート電位が上昇
すると、ソース３とドレイン１間の空乏化したエピタキ
シャルＮ２からなるチャネル１２に形成される電位障壁
が引き下げられ、ソース３からドレインｌへ電子の移動
が起こる。
蓄積期間に入る前にソース３は接地され、ｐ゛ゲーＨＩ
域４電位はＭＯ３容量７を介してソース３に対して順バ
イアスされるので、ｐ９ゲート領域４に蓄積された光電
荷はソース３に放出される（リセット状態）。
域４電位はＭＯ３容量７を介してソース３に対して順バ
イアスされるので、ｐ９ゲート領域４に蓄積された光電
荷はソース３に放出される（リセット状態）。
リセット、蓄積、読み出しの一連の動作を第１３図への
タイムチャートに示す。なお愼１３図ＦＢ＋は、単一セ
ルの動作を説明するための回路構成図で、１７はセルを
構成するＳＩＴ、１Ｂはスイッチングトランジスタ、Ｃ
０はゲート容量、φ。はＳＩＴ１７のゲート電極に印加
されるパルス信号、φ、はスイッチングトランジスタ１
８に印加されるパルス信号である。リセット時ｐ゛ゲー
ト領域４の電位ｖｓはビルトイン電圧のφＢになり、へ
のタイミングで（φ■−■□）に初期設定される。なお
Ｖ。はりセット時にＳＩＴゲート電極に印加される駆動
パルスで、ｖｏは読み出し時にＳＩＴゲート電極に印加
される駆動パルスであり、ΔＶＧは光生成した正孔によ
るゲート電位の上昇分を示している。
タイムチャートに示す。なお愼１３図ＦＢ＋は、単一セ
ルの動作を説明するための回路構成図で、１７はセルを
構成するＳＩＴ、１Ｂはスイッチングトランジスタ、Ｃ
０はゲート容量、φ。はＳＩＴ１７のゲート電極に印加
されるパルス信号、φ、はスイッチングトランジスタ１
８に印加されるパルス信号である。リセット時ｐ゛ゲー
ト領域４の電位ｖｓはビルトイン電圧のφＢになり、へ
のタイミングで（φ■−■□）に初期設定される。なお
Ｖ。はりセット時にＳＩＴゲート電極に印加される駆動
パルスで、ｖｏは読み出し時にＳＩＴゲート電極に印加
される駆動パルスであり、ΔＶＧは光生成した正孔によ
るゲート電位の上昇分を示している。
蓄積期間中、ソース３は浮遊状態にしておく。
光入射によってゲート電位が上昇して電位障壁が下がり
、ソース３からドレイン１へ電子が移動すると、ソース
電位が上昇するためソース３から見た電位障壁の高さは
再び高くなり電子の流れは止まる。したがってソース電
位はゲート電位に追従して変化することになる。もしソ
ース電位を読み出せばゲート領域４に蓄積される光生成
正孔を損なわずに何度でも読み出すことができる（非破
壊読み出し）。読み出し時のソース電位Ｖ、とゲート電
位Ｖ、の差は、第１４図のＳＩＴ静特性のピンチオフ電
圧■、になる（Ｖｓ−ＶＧ ＶＰ）、このピンチオフ
電圧ｖ１の定義は、ドレイン・ソース間電圧■。、を一
定に保ちソース電流！、が流れ出すゲート・ソース間電
圧ｖＧ、とする。
、ソース３からドレイン１へ電子が移動すると、ソース
電位が上昇するためソース３から見た電位障壁の高さは
再び高くなり電子の流れは止まる。したがってソース電
位はゲート電位に追従して変化することになる。もしソ
ース電位を読み出せばゲート領域４に蓄積される光生成
正孔を損なわずに何度でも読み出すことができる（非破
壊読み出し）。読み出し時のソース電位Ｖ、とゲート電
位Ｖ、の差は、第１４図のＳＩＴ静特性のピンチオフ電
圧■、になる（Ｖｓ−ＶＧ ＶＰ）、このピンチオフ
電圧ｖ１の定義は、ドレイン・ソース間電圧■。、を一
定に保ちソース電流！、が流れ出すゲート・ソース間電
圧ｖＧ、とする。
ピンチオフ電圧Ｖ、はＳＩＴ光センサ駆動パルスＶ、Ｄ
、Ｖ□の設定のために重要であり、リニアセンサ、エリ
アセンサの場合にはピンチオフ電圧Ｖ、のばらつきがそ
のまま出力のばらつきになる。
、Ｖ□の設定のために重要であり、リニアセンサ、エリ
アセンサの場合にはピンチオフ電圧Ｖ、のばらつきがそ
のまま出力のばらつきになる。
このピンチオフ電圧Ｖ、を決めるパラメータには、エピ
タキシャル層の濃度、ｐ゛ゲートｎＪ域拡散深さＸｊ、
ゲート幅Ｗｇ、ソース深さがある。第１５図は、ゲート
領域拡散後の断面を示す図であり、Ｗｇは薄い熱酸化Ｉ
Ｉ＊２１上に設けたレジスト２２の寸法である。レジス
ト２２をマスクとしてｐ４ゲート予定領域２３にボロン
をイオン注入し、拡散して所定のゲート拡散深さＸ、を
得ることによって、ピンチオフ電圧Ｖ、を決める実質的
なゲート幅２ａを設定する。
タキシャル層の濃度、ｐ゛ゲートｎＪ域拡散深さＸｊ、
ゲート幅Ｗｇ、ソース深さがある。第１５図は、ゲート
領域拡散後の断面を示す図であり、Ｗｇは薄い熱酸化Ｉ
Ｉ＊２１上に設けたレジスト２２の寸法である。レジス
ト２２をマスクとしてｐ４ゲート予定領域２３にボロン
をイオン注入し、拡散して所定のゲート拡散深さＸ、を
得ることによって、ピンチオフ電圧Ｖ、を決める実質的
なゲート幅２ａを設定する。
第１４図において、■２〉０のＳＩＴをノーマリオフ型
、ＶＰ＜０のＳＩＴをノーマリオン型と呼ぶことにする
。φ、はゲート・ソース間ビルトイン電圧で、ｖＧｓ〉
φ３でソース電流■、が急激に増加するのは、ｐ′″ゲ
ート領域４とソース３が順バイアスされるためである。
、ＶＰ＜０のＳＩＴをノーマリオン型と呼ぶことにする
。φ、はゲート・ソース間ビルトイン電圧で、ｖＧｓ〉
φ３でソース電流■、が急激に増加するのは、ｐ′″ゲ
ート領域４とソース３が順バイアスされるためである。
ｐ゛ゲート拡散深さＸ、が一定であれば、Ｗｇの短い方
がピンチオフ電圧Ｖ、はφ露に近づく、すなわちゲート
幅Ｗｇを変化させることによってノーマリオン型ＳＩＴ
。
がピンチオフ電圧Ｖ、はφ露に近づく、すなわちゲート
幅Ｗｇを変化させることによってノーマリオン型ＳＩＴ
。
ノーマルオフ型ＳＩＴからバイポーラトランジスタへ連
続的に変化する。ゲート幅Ｗｇを小さくするとｐ９ゲー
ト領域４とソース３との実質的な距離が小さくなるため
、ゲート・ソース間耐圧ＢＶｇｓが減少し、したがって
ピンチオフ電圧ＶＰとゲート・ソース間耐圧ＢＶＧｓと
は、ゲート幅Ｗｇに対して第１６図に示すように変化し
て、それらを独立に変えることはできないという制約が
ある。またＳＩＴのピンチオフ電圧Ｖ、を変化させる手
段としては、マスク寸法、ｐ゛ゲート拡散深さＸ、を変
更するなどプロセスの大きな変更が必要になることも製
作上の障害となっている。
続的に変化する。ゲート幅Ｗｇを小さくするとｐ９ゲー
ト領域４とソース３との実質的な距離が小さくなるため
、ゲート・ソース間耐圧ＢＶｇｓが減少し、したがって
ピンチオフ電圧ＶＰとゲート・ソース間耐圧ＢＶＧｓと
は、ゲート幅Ｗｇに対して第１６図に示すように変化し
て、それらを独立に変えることはできないという制約が
ある。またＳＩＴのピンチオフ電圧Ｖ、を変化させる手
段としては、マスク寸法、ｐ゛ゲート拡散深さＸ、を変
更するなどプロセスの大きな変更が必要になることも製
作上の障害となっている。
次にＳＩＴ光センサに関するその他の問題点について説
明する。ＳＩＴ光センサの特徴として短波長感度が高い
ことが挙げられる。これはＳＩＴからなるセル内に高抵
抗エピタキシャル領域を広くとることによって、ｐ゛ゲ
ート領域ら横方向に張り出した空乏層内及び正孔の拡散
長内で発生した正孔を有効に光電荷信号として捕集でき
るためである。この態様を第１７図に示したＳＩＴの光
センサのセルの平面パターンに基づいて説明する。
明する。ＳＩＴ光センサの特徴として短波長感度が高い
ことが挙げられる。これはＳＩＴからなるセル内に高抵
抗エピタキシャル領域を広くとることによって、ｐ゛ゲ
ート領域ら横方向に張り出した空乏層内及び正孔の拡散
長内で発生した正孔を有効に光電荷信号として捕集でき
るためである。この態様を第１７図に示したＳＩＴの光
センサのセルの平面パターンに基づいて説明する。
図において、３１はエピタキシャル領域、３２は分離領
域、３３はｐ°アゲート域、３４はｐ°ゲート端、３５
はソース領域、３６はｐ゛ゲーＨＵ域３３にバイアスを
加えるためのゲート電極、３７はソース電極、３８はｐ
９ゲート領域３３からエピタキシャル領域３１に張り出
して延びる空乏層である。この空乏１１３Ｂ内で発生す
る正孔は、空乏層内電界で瞬時にｐ。
域、３３はｐ°アゲート域、３４はｐ°ゲート端、３５
はソース領域、３６はｐ゛ゲーＨＵ域３３にバイアスを
加えるためのゲート電極、３７はソース電極、３８はｐ
９ゲート領域３３からエピタキシャル領域３１に張り出
して延びる空乏層である。この空乏１１３Ｂ内で発生す
る正孔は、空乏層内電界で瞬時にｐ。
ゲート領域３３に捕集°される。ところが空乏層３８の
エピタキシャル領域３１で発生する正札は拡散で空乏層
３８に達するため、発生場所がら空乏層３８の端に移動
する間、一部消滅する問題と、拡散で移動するため読み
残し電荷が存在することにより残像が発生するという問
題点がある。
エピタキシャル領域３１で発生する正札は拡散で空乏層
３８に達するため、発生場所がら空乏層３８の端に移動
する間、一部消滅する問題と、拡散で移動するため読み
残し電荷が存在することにより残像が発生するという問
題点がある。
またＳＩＴ光センサは、高抵抗エピタキシャル領域３１
で受光するため、空乏層３８を広くとれる特徴があるが
、一方、該空乏層３８において発生する暗電流も大きな
欠点となっている。通常、空乏層における電荷発生は、
バルク中へ延びる空乏層に比べ、表面に沿って延びる空
乏層において発生する電荷の方が多い、エピタキシャル
領域表面まで高抵抗にしている第１２図に示した構造の
ものにおいては、エビタキシャ領域表面における空乏層
の延びが大きいため暗出力が大きくなり、微弱光におけ
るＳ／Ｎ比が低下するという問題点がある。
で受光するため、空乏層３８を広くとれる特徴があるが
、一方、該空乏層３８において発生する暗電流も大きな
欠点となっている。通常、空乏層における電荷発生は、
バルク中へ延びる空乏層に比べ、表面に沿って延びる空
乏層において発生する電荷の方が多い、エピタキシャル
領域表面まで高抵抗にしている第１２図に示した構造の
ものにおいては、エビタキシャ領域表面における空乏層
の延びが大きいため暗出力が大きくなり、微弱光におけ
るＳ／Ｎ比が低下するという問題点がある。
すなわち、蓄積期間にＳＩＴ光センサにおいて発生する
暗電流は、ｐ°ゲートｆｉｌ域４の外側及びｎ−エピタ
キシャル層２のドレインｌ側へ延びる空乏層と、ｐ“ゲ
ート領域４とソース３の間に形成される空乏層で発生す
る電荷の和になるため、単純なｐｉｎダイオードの暗電
流に比べて大きい。
暗電流は、ｐ°ゲートｆｉｌ域４の外側及びｎ−エピタ
キシャル層２のドレインｌ側へ延びる空乏層と、ｐ“ゲ
ート領域４とソース３の間に形成される空乏層で発生す
る電荷の和になるため、単純なｐｉｎダイオードの暗電
流に比べて大きい。
この過剰な暗出力の多くは、ｐ１ゲート領域４とソース
３間の空乏層で発生する電荷によるものと推定される。
３間の空乏層で発生する電荷によるものと推定される。
ｐ０ゲーＩＭＪ域４とソース３の距離は比較的短いので
、ビルトイン電圧だけで容易に空乏化する 、 ＋ゲー
ト頭載４とソース３は高濃度拡散層（表面濃度が、ＩＱ
＋ ＠ 〜ｌ Ｑ ！ ＯｃＩｍ−３程度）なので、
蓄積期間にｐ′″ゲート領域４とソース３間が逆バイア
スされても両者の間の空乏層幅は殆ど変化しない、これ
に対してｐ０ゲートｐＩ域４から外側へ延びる空乏層の
幅と、ｐ゛ゲーＩｐＪ域４らドレイン１側へ延びる空乏
層の幅は、ｐ０ゲート領域４とドレイン１間の逆バイア
ス電圧の増加に伴って大きくなる。このことから、蓄積
期間にｐ０ゲート領域４の周りに形成される空乏層の中
で、ｐ゛ゲート領域４とソース３間の空乏層内電界が最
も強くなり、ここにおける電荷発生率が最も高い。
、ビルトイン電圧だけで容易に空乏化する 、 ＋ゲー
ト頭載４とソース３は高濃度拡散層（表面濃度が、ＩＱ
＋ ＠ 〜ｌ Ｑ ！ ＯｃＩｍ−３程度）なので、
蓄積期間にｐ′″ゲート領域４とソース３間が逆バイア
スされても両者の間の空乏層幅は殆ど変化しない、これ
に対してｐ０ゲートｐＩ域４から外側へ延びる空乏層の
幅と、ｐ゛ゲーＩｐＪ域４らドレイン１側へ延びる空乏
層の幅は、ｐ０ゲート領域４とドレイン１間の逆バイア
ス電圧の増加に伴って大きくなる。このことから、蓄積
期間にｐ０ゲート領域４の周りに形成される空乏層の中
で、ｐ゛ゲート領域４とソース３間の空乏層内電界が最
も強くなり、ここにおける電荷発生率が最も高い。
第１８図は、ゲート幅Ｗｇを変えて、ノーマリオフ型Ｓ
ＩＴからノーマリオン型ＳＩＴへ移行させる場合の構造
上の変化を示したもので、ノーマリオフ型からノーマリ
オン型に変化するにつれて、ｐ゛アゲート域４１とソー
ス４２間の空乏層幅（が増加する結果になる。なお第１
８図において、４３はエピタキシャル層、４４は空乏層
を示している。第１９図は、ゲート幅Ｗｇを変えた時の
ゲート・ソース逆方向特性の測定結果であり、ゲート幅
Ｗｇの増加に伴って耐圧が増加する反面、リーク電流（
ゲート・ソース電流）も増加している。この測定結果は
、ｐ・ゲート領域４１とソース４２間の空乏層４４にお
ける電荷発生をいかにして少なく抑えるかが、暗出力を
抑える上での問題点であることを示している。
ＩＴからノーマリオン型ＳＩＴへ移行させる場合の構造
上の変化を示したもので、ノーマリオフ型からノーマリ
オン型に変化するにつれて、ｐ゛アゲート域４１とソー
ス４２間の空乏層幅（が増加する結果になる。なお第１
８図において、４３はエピタキシャル層、４４は空乏層
を示している。第１９図は、ゲート幅Ｗｇを変えた時の
ゲート・ソース逆方向特性の測定結果であり、ゲート幅
Ｗｇの増加に伴って耐圧が増加する反面、リーク電流（
ゲート・ソース電流）も増加している。この測定結果は
、ｐ・ゲート領域４１とソース４２間の空乏層４４にお
ける電荷発生をいかにして少なく抑えるかが、暗出力を
抑える上での問題点であることを示している。
以上述べたとおり、第１２図に示した従来の光センサセ
ルとして用いるＳＩＴの構成には次のような問題点かあ
′る。すなわち、ＳＩＴピンチオフ電圧を制御するには
、エピタキシャル層濃度、ゲート幅、ゲート深さ、ソー
ス深さのいずれかを変える必要があるが、エピタキシャ
層濃度を変えると、同一基板に作られるｐチャネルＭＯ
Ｓ Ｆ ＥＴの闇値電圧■１に影響を与え、またゲート
幅、ゲート潔さ、ソース深さの変更はゲート・ソース間
耐圧に影響する。したがってピンチオフ電圧だけを独立
に変えられるパラメータがないという問題点がある。
ルとして用いるＳＩＴの構成には次のような問題点かあ
′る。すなわち、ＳＩＴピンチオフ電圧を制御するには
、エピタキシャル層濃度、ゲート幅、ゲート深さ、ソー
ス深さのいずれかを変える必要があるが、エピタキシャ
層濃度を変えると、同一基板に作られるｐチャネルＭＯ
Ｓ Ｆ ＥＴの闇値電圧■１に影響を与え、またゲート
幅、ゲート潔さ、ソース深さの変更はゲート・ソース間
耐圧に影響する。したがってピンチオフ電圧だけを独立
に変えられるパラメータがないという問題点がある。
またｐ９ゲーＨＪＩ域から張り出す空乏層の外側で発生
する光電荷は、拡散で空乏層端に達したものだけ光電荷
信号となるので、光電荷が拡散中に一部消滅する問題や
、空乏層に到達しない光電荷は以降の読み出し時に残像
として現れるという問題点がある。
する光電荷は、拡散で空乏層端に達したものだけ光電荷
信号となるので、光電荷が拡散中に一部消滅する問題や
、空乏層に到達しない光電荷は以降の読み出し時に残像
として現れるという問題点がある。
更にまた、ｐｉｎダイオードで受光するので、ｐ°ゲー
ト領域の外側に広く張り出す空乏層により光電荷の補集
範囲を広くとれる反面、空乏層、特に表面に延びる空乏
層で発生する電荷も多く、Ｓ／Ｎ比を下げる原因になる
という問題点がある。
ト領域の外側に広く張り出す空乏層により光電荷の補集
範囲を広くとれる反面、空乏層、特に表面に延びる空乏
層で発生する電荷も多く、Ｓ／Ｎ比を下げる原因になる
という問題点がある。
またｐ９ゲート・ソース間が空乏化し、しかも両波散層
が接近しているので、空乏層電界が強い。
が接近しているので、空乏層電界が強い。
蓄積時、ｐ′″ゲート・ソース間は逆バイアスされるの
で更に電界強度が増し、ゲート・ソース間空芝居で発生
する電荷が多くなり、Ｓ／Ｎ比を下げる原因になるとい
う問題点がある。
で更に電界強度が増し、ゲート・ソース間空芝居で発生
する電荷が多くなり、Ｓ／Ｎ比を下げる原因になるとい
う問題点がある。
本発明は、従来の光センサセルとして用いるＳＩＴにお
ける上記問題点を解決するためになされたもので、ピン
チオフ電圧を他のＳＩＴ及びＭＯＳＦＥＴの特性に影響
を与えず独立に制御することができるようにした半導体
装置を提供することを目的とする。
ける上記問題点を解決するためになされたもので、ピン
チオフ電圧を他のＳＩＴ及びＭＯＳＦＥＴの特性に影響
を与えず独立に制御することができるようにした半導体
装置を提供することを目的とする。
また本発明は、エピタキシャル領域において発生する光
電荷を損失なく光電荷信号として捕集することができる
ようにし、且つ残像の発生を防止できるようにした半導
体装置を提供することを目的とする。
電荷を損失なく光電荷信号として捕集することができる
ようにし、且つ残像の発生を防止できるようにした半導
体装置を提供することを目的とする。
更にまた本発明は、ゲート領域の外側に延びる空乏層及
びゲート・ソース間の空乏層において熱的に発生する電
荷を減らし、Ｓ／Ｎ比を向上させた半導体装置を提供す
ることを目的とする。
びゲート・ソース間の空乏層において熱的に発生する電
荷を減らし、Ｓ／Ｎ比を向上させた半導体装置を提供す
ることを目的とする。
〔問題点を解決するための手段及び作用〕上記問題点を
解決するため、本発明は、第一型高抵抗半導体表面に第
一型拡散層よりなるソースｆＩｉＩ域と、該ソース領域
を少なくとも二方向から囲んで配置され、且つ前記ソー
ス領域より深く拡散された第二型拡散層よりなるゲー）
ｆＪ域を有する半導体装置において、前記ソース領域直
下にイオン注入による第−型あるいは第二型不純物層を
形成するものである。
解決するため、本発明は、第一型高抵抗半導体表面に第
一型拡散層よりなるソースｆＩｉＩ域と、該ソース領域
を少なくとも二方向から囲んで配置され、且つ前記ソー
ス領域より深く拡散された第二型拡散層よりなるゲー）
ｆＪ域を有する半導体装置において、前記ソース領域直
下にイオン注入による第−型あるいは第二型不純物層を
形成するものである。
また本発明は、上記半導体装置において、第二型拡散層
よりなるゲート領域の外側の第一型高抵抗半導体表面に
、第二型不純物層を形成するものである。
よりなるゲート領域の外側の第一型高抵抗半導体表面に
、第二型不純物層を形成するものである。
更にまた本発明は、上記半導体装置において、第二型拡
散層よりなる前記ゲート領域の外側の第一型高抵抗半導
体表面に第一型不純物層を形成するか、又は第一型拡散
層よりなるソース領域と第二拡散層よりなるゲート領域
の間の第一高抵抗半導体表面に、ソース領域と同一深さ
かあるいはそれより浅い位置に第−型あるいは第二型不
純物層を形成するものである。
散層よりなる前記ゲート領域の外側の第一型高抵抗半導
体表面に第一型不純物層を形成するか、又は第一型拡散
層よりなるソース領域と第二拡散層よりなるゲート領域
の間の第一高抵抗半導体表面に、ソース領域と同一深さ
かあるいはそれより浅い位置に第−型あるいは第二型不
純物層を形成するものである。
そして上記のようにソース領域直下に形成されるポテン
シャル鞍点付近に、ｎチャネルＳＩＴの場合はｎ型不純
物をイオン注入して不純物層を形成することにより、ピ
ンチオフ電圧をノーマリオン側へ移動させることができ
、またｐ型不純物をイオン注入して不純物層を形成する
ことにより、ピンチオフ電圧をノーマリオフ側へ移動さ
せることができる。すなわちイオン注入して不純物層を
形成するだけで他のプロセスパラメータを変えることな
く、任意のピンチオフ電圧を有する半導体装置を容易に
得ることができる。更にピンチオフ電圧をノーマリオフ
側へ移動させるためのｐ型不純物イオンドーズを増やす
ことによりバイポーラトランジスタとなり、バイポーラ
トランジスタのｈＦｔの制御も可能となる。
シャル鞍点付近に、ｎチャネルＳＩＴの場合はｎ型不純
物をイオン注入して不純物層を形成することにより、ピ
ンチオフ電圧をノーマリオン側へ移動させることができ
、またｐ型不純物をイオン注入して不純物層を形成する
ことにより、ピンチオフ電圧をノーマリオフ側へ移動さ
せることができる。すなわちイオン注入して不純物層を
形成するだけで他のプロセスパラメータを変えることな
く、任意のピンチオフ電圧を有する半導体装置を容易に
得ることができる。更にピンチオフ電圧をノーマリオフ
側へ移動させるためのｐ型不純物イオンドーズを増やす
ことによりバイポーラトランジスタとなり、バイポーラ
トランジスタのｈＦｔの制御も可能となる。
またゲート領域の外側のエピタキシャル層表面にゲート
領域と同−型の低濃度の不純物層を形成することにより
、エピタキシャル層表面付近全体に電界を形成すること
ができ、表面付近で発生する光電荷を瞬時に無損失でゲ
ーＨ１域へ捕集することができ、残像の発生を防止する
ことが可能となる。
領域と同−型の低濃度の不純物層を形成することにより
、エピタキシャル層表面付近全体に電界を形成すること
ができ、表面付近で発生する光電荷を瞬時に無損失でゲ
ーＨ１域へ捕集することができ、残像の発生を防止する
ことが可能となる。
またゲート領域の外側のエピタキシャル層表面に、エピ
タキシャル層と同−型の不純物層を形成してエピタキシ
ャル層の表面濃度を上げることにより、ゲートＴｉｌ域
の外側に張り出す空乏層の延びを最小限に抑え、該空乏
層で発生する熱励起電荷の発生を抑えてＳ／Ｎ比を向上
させることができる。
タキシャル層と同−型の不純物層を形成してエピタキシ
ャル層の表面濃度を上げることにより、ゲートＴｉｌ域
の外側に張り出す空乏層の延びを最小限に抑え、該空乏
層で発生する熱励起電荷の発生を抑えてＳ／Ｎ比を向上
させることができる。
またゲート・ソース間のエピタキシャル層表面に−ソー
ス深さ又はそれより浅い位置にｐ型あるいはｎ型不純物
層を形成することにより、ゲート・ソース間表面の空乏
層の延びを最小限に抑えて、該空乏層で発生する熱励起
電荷の発生を少なく抑え、Ｓ／Ｎ比の向上を計ることが
できる。
ス深さ又はそれより浅い位置にｐ型あるいはｎ型不純物
層を形成することにより、ゲート・ソース間表面の空乏
層の延びを最小限に抑えて、該空乏層で発生する熱励起
電荷の発生を少なく抑え、Ｓ／Ｎ比の向上を計ることが
できる。
以下実施例について説明する。第１図は、本発明に係る
半導体装置の第１実施例の製造過程における断面構成を
示す図である０図において、１０１はｎ′″基板、１０
２ばｎ−エピタキシャル層、１０３は分１ｇｌ領域、１
０４は厚い酸化膜、１０５は薄い酸化膜、１０６はｐ０
ゲート領域、１０７はゲート領域１０６の内側の一部と
ソース予定領域１０８を露出させたレジストパターンで
ある。レジストパターン１０７をマスクにしてｐ型不純
物、例えばボロンあるいはｎ型不純物、例えばヒ素、リ
ンを、ソース拡散層予定潔さ付近（ＳＩＴの鞍型ポテン
シャルの鞍点付近）にイオン１０９として注入しイオン
注入層１１０を形成する。イオン注入される不純物の型
はピンチオフ電圧の移動方向によって選ばれる。すなわ
ちノーマリオン側へピンチオフ電圧を移動する場合には
ｎ型不純物を、ノーマリオフ側へ移動する場合にはｐ型
不純物をイオン注入する。加速エネルギーは飛程が鞍点
付近に一致するように選び、ドーズはピンチオフ電圧の
移動量に応じて設定する。イオン注入工程後は、従来と
同様に酸化膜を形成してソース領域の窓開けを行いソー
ス領域を形成することによって、ソース領域直下にｐ型
又はｎ型不純物層を備えたＳＩＴが得られる。
半導体装置の第１実施例の製造過程における断面構成を
示す図である０図において、１０１はｎ′″基板、１０
２ばｎ−エピタキシャル層、１０３は分１ｇｌ領域、１
０４は厚い酸化膜、１０５は薄い酸化膜、１０６はｐ０
ゲート領域、１０７はゲート領域１０６の内側の一部と
ソース予定領域１０８を露出させたレジストパターンで
ある。レジストパターン１０７をマスクにしてｐ型不純
物、例えばボロンあるいはｎ型不純物、例えばヒ素、リ
ンを、ソース拡散層予定潔さ付近（ＳＩＴの鞍型ポテン
シャルの鞍点付近）にイオン１０９として注入しイオン
注入層１１０を形成する。イオン注入される不純物の型
はピンチオフ電圧の移動方向によって選ばれる。すなわ
ちノーマリオン側へピンチオフ電圧を移動する場合には
ｎ型不純物を、ノーマリオフ側へ移動する場合にはｐ型
不純物をイオン注入する。加速エネルギーは飛程が鞍点
付近に一致するように選び、ドーズはピンチオフ電圧の
移動量に応じて設定する。イオン注入工程後は、従来と
同様に酸化膜を形成してソース領域の窓開けを行いソー
ス領域を形成することによって、ソース領域直下にｐ型
又はｎ型不純物層を備えたＳＩＴが得られる。
ソース直下の鞍点にイオン注入することによってＳＩＴ
ピンチオフ電圧を移動させる手段は、同一マスク、同一
プロセスで異なるピンチオフ電圧を有するＳＩＴを製作
できるので簡便である。またｐ型不純物のドーズを増し
ていくと、ソース直下のｐ型層がドレイン電圧で空乏化
しにくくなり、ついにはＳＩＴ動作からバイポーラ動作
に移行する。すなわち本発明はＳＩＴのピンチオフ電圧
制御のみならず、バイポーラトランジスタのｈｒｔ制御
に使うことができ、同一マスクでイオン注入条件を変え
ることによってＳＩＴのみならず、バイポーラトランジ
スタにも応用できる。
ピンチオフ電圧を移動させる手段は、同一マスク、同一
プロセスで異なるピンチオフ電圧を有するＳＩＴを製作
できるので簡便である。またｐ型不純物のドーズを増し
ていくと、ソース直下のｐ型層がドレイン電圧で空乏化
しにくくなり、ついにはＳＩＴ動作からバイポーラ動作
に移行する。すなわち本発明はＳＩＴのピンチオフ電圧
制御のみならず、バイポーラトランジスタのｈｒｔ制御
に使うことができ、同一マスクでイオン注入条件を変え
ることによってＳＩＴのみならず、バイポーラトランジ
スタにも応用できる。
第２図は、本発明の第２実施例の製造過程の断面構成を
示す図である。この実施例はピンチオフ電圧を移動させ
るためのイオン注入を、ＳＩＴソース窓開は工程後に引
き続いて行うようにしたものである。２０１はｎ″基板
２０２はｎ−エピタキシャル層、２０３は分離領域、２
０４は厚い酸化膜、２０５は薄い酸化膜、２０６はｐ″
″″ゲート領域０７は酸化膜、２０８はソース領域２１
１を窓開けするためのレジストマスクである。そして該
レジストマスク２０８で酸化膜２０１ 、 薄い酸化１
１ｉ２０５をエツチングした後、レジストマスク２０８
を除去せずにイオン２０９の注入を行い、ソース予定深
さ付近に不純物イオン注入層２１０を形成する。この実
施例における手段はピンチオフ電圧を移動させるための
イオン注入用マスクとソース窓開は用マスクを兼用でき
るという利点がある。
示す図である。この実施例はピンチオフ電圧を移動させ
るためのイオン注入を、ＳＩＴソース窓開は工程後に引
き続いて行うようにしたものである。２０１はｎ″基板
２０２はｎ−エピタキシャル層、２０３は分離領域、２
０４は厚い酸化膜、２０５は薄い酸化膜、２０６はｐ″
″″ゲート領域０７は酸化膜、２０８はソース領域２１
１を窓開けするためのレジストマスクである。そして該
レジストマスク２０８で酸化膜２０１ 、 薄い酸化１
１ｉ２０５をエツチングした後、レジストマスク２０８
を除去せずにイオン２０９の注入を行い、ソース予定深
さ付近に不純物イオン注入層２１０を形成する。この実
施例における手段はピンチオフ電圧を移動させるための
イオン注入用マスクとソース窓開は用マスクを兼用でき
るという利点がある。
第３図は、本発明の第３実施例を示す断面構成図である
。この実施例はエピタキシャル層３０２で発生した光電
荷を損失なくｐ”ゲート領域３０６に捕集するために、
ｐ°ゲート領域３０６に接触してｎ−エピタキシャル層
３０２の表面全体に低濃度のｐ型拡散層３１０を形成す
るものである。なお３０１はｎ９基板、３０３は分ＮＨ
域、３０４は厚い酸化膜、３０５は薄い酸化膜、３０７
はゲート電極、３０８はソース電極、３０９は酸化膜、
３１１はソース領域である。前記ｐ−拡散層３１０の表
面濃度は、ｌＸｌ０”〜ｌ ＸＩＱ”ｃＩｍ−”程度の
比較的低濃度に選ばれる。
。この実施例はエピタキシャル層３０２で発生した光電
荷を損失なくｐ”ゲート領域３０６に捕集するために、
ｐ°ゲート領域３０６に接触してｎ−エピタキシャル層
３０２の表面全体に低濃度のｐ型拡散層３１０を形成す
るものである。なお３０１はｎ９基板、３０３は分ＮＨ
域、３０４は厚い酸化膜、３０５は薄い酸化膜、３０７
はゲート電極、３０８はソース電極、３０９は酸化膜、
３１１はソース領域である。前記ｐ−拡散層３１０の表
面濃度は、ｌＸｌ０”〜ｌ ＸＩＱ”ｃＩｍ−”程度の
比較的低濃度に選ばれる。
ｎ−エピタキシャル層表面にｐ型層１３１０がない場合
とある場合の、蓄積期間におけるＡＡ’線に沿った断面
におけるポテンシャル分布を、第４図（ハ）、旧）に示
す。第４図＾はエピタキシャル層表面にｐ型層３１０が
ない場合、すなわち第１２図に示した従来の構成のもの
におけるポテンシャル分布を示す図で、（８１の分布は
ＡＡ’線がｐ゛ゲート領域４を切る場合、（ｅ）の分布
はＡＡ’線がｐ′″ゲートＨＪ！ｉ４から延びる空乏Ｎ
９より外側にある場合、（ｂｌ〜＋ｄｌの分布はＡＡ’
線がｐ９ゲート領域４から延びる空乏層９内にあり、こ
の順にｐ°ゲート領域４から遠い位置にある場合のポテ
ンシャル分布を示している。ゲート領域４から延びる空
乏層９の外では電界が存在せず、ここで発生した光生成
正孔１１は拡散によって空乏層９の端に到達するため、
一部消滅することは避けられない。拡散中の再結合によ
り光電荷が消滅する確率は空乏層９の端から離れるほど
高まる。したがって青感度を向上させるためエピタキシ
ャル領域を広くとる設計をする場合、光電荷の損失が問
題になる。
とある場合の、蓄積期間におけるＡＡ’線に沿った断面
におけるポテンシャル分布を、第４図（ハ）、旧）に示
す。第４図＾はエピタキシャル層表面にｐ型層３１０が
ない場合、すなわち第１２図に示した従来の構成のもの
におけるポテンシャル分布を示す図で、（８１の分布は
ＡＡ’線がｐ゛ゲート領域４を切る場合、（ｅ）の分布
はＡＡ’線がｐ′″ゲートＨＪ！ｉ４から延びる空乏Ｎ
９より外側にある場合、（ｂｌ〜＋ｄｌの分布はＡＡ’
線がｐ９ゲート領域４から延びる空乏層９内にあり、こ
の順にｐ°ゲート領域４から遠い位置にある場合のポテ
ンシャル分布を示している。ゲート領域４から延びる空
乏層９の外では電界が存在せず、ここで発生した光生成
正孔１１は拡散によって空乏層９の端に到達するため、
一部消滅することは避けられない。拡散中の再結合によ
り光電荷が消滅する確率は空乏層９の端から離れるほど
高まる。したがって青感度を向上させるためエピタキシ
ャル領域を広くとる設計をする場合、光電荷の損失が問
題になる。
これに対して第３図に示す本発明の如く、エピタキシャ
ル層表面に低濃度ｐ型層３１０を形成した場合は、第４
図（８１に示すポテンシャル分布となる。
ル層表面に低濃度ｐ型層３１０を形成した場合は、第４
図（８１に示すポテンシャル分布となる。
すなわちｐ゛ゲート領域３０６とｐ型層３１０とは電気
的に接続されているので、ＡＡ’線の位置にかかわらず
エピタキシャル層表面に向かって正孔に対する加速電界
が形成されている。光生成正孔はこの電界により瞬時に
ｐ型層３１０に捕集される。
的に接続されているので、ＡＡ’線の位置にかかわらず
エピタキシャル層表面に向かって正孔に対する加速電界
が形成されている。光生成正孔はこの電界により瞬時に
ｐ型層３１０に捕集される。
ｐ型層３１０での正孔は多数キャリアであるため寿命が
長く、ｐ型層３１０からｐ゛アゲート域３０６に拡散、
あるいはｐ型層３１０に形成される電界中をドリフトし
て移動する間、消滅することはない。
長く、ｐ型層３１０からｐ゛アゲート域３０６に拡散、
あるいはｐ型層３１０に形成される電界中をドリフトし
て移動する間、消滅することはない。
ｐ型層３１０から、ｐ゛ゲートａｊ域３０６へ向かって
の正孔の移動が拡散によるかドリフトによるかは、ｐ型
層３１０の濃度による。ｐ型ＪｉＪ３１０の濃度が高い
場合には、ｐ゛アゲート域３０６とｎ゛基板３０１間の
逆バイアス電圧、及びｐ゛ゲーＮｕ域３０６と分離領域
３０３間の逆バイアス電圧でｐ型層３１０が空乏化せず
拡散による移動となる。一方、ｐ型層３１０の濃度が低
く、上記電圧で空乏化する場合には、ドリフトによる移
動となる。光生成正孔がｐ型層３１０をドリフトにより
移動して、ｐ３ゲート領域３０６に捕集される場合には
光電荷の損失は全くない。
の正孔の移動が拡散によるかドリフトによるかは、ｐ型
層３１０の濃度による。ｐ型ＪｉＪ３１０の濃度が高い
場合には、ｐ゛アゲート域３０６とｎ゛基板３０１間の
逆バイアス電圧、及びｐ゛ゲーＮｕ域３０６と分離領域
３０３間の逆バイアス電圧でｐ型層３１０が空乏化せず
拡散による移動となる。一方、ｐ型層３１０の濃度が低
く、上記電圧で空乏化する場合には、ドリフトによる移
動となる。光生成正孔がｐ型層３１０をドリフトにより
移動して、ｐ３ゲート領域３０６に捕集される場合には
光電荷の損失は全くない。
第３図に示した実施例のようにエピタキシャル層表面に
ｐ型層３１０を設ける構成は、リセット時にｐ゛アゲー
ト域３０６及びｐ型層３１０共に、接地されたソース３
１１に対してｊｌｌ（バイアスされるので、ｐ゛アゲー
ト域３０６及びｐ型層１３１０に捕集された正孔は、全
てソース３１１へ排出され、残像は全く生じない。
ｐ型層３１０を設ける構成は、リセット時にｐ゛アゲー
ト域３０６及びｐ型層３１０共に、接地されたソース３
１１に対してｊｌｌ（バイアスされるので、ｐ゛アゲー
ト域３０６及びｐ型層１３１０に捕集された正孔は、全
てソース３１１へ排出され、残像は全く生じない。
第５図へ〜（ＤＩは第３図に示した第３実施例、すなわ
ちｐ′″ゲーｔｐＪ域外側のエピタキシャル層表面にｐ
型層を設けた構成のＳＩＴ光センサの製作工程の一部を
示す図である。第５図へにおいて、４０１ はｎ９基板
、４０２はｎ−エピタキシャル層、４０３は分離領域、
４０４は薄い酸化膜、４０５はＳＩＴゲート及びソース
予定領域を覆う５ｉｚＮ４膜、４０６はレジスト、４０
７は１Ｂ９イオンである。前記１Ｂ９イオンを注入した
後、レジスト４０６を除去して選択酸化を行うことによ
り、第５図（８１に示すように厚い酸化膜４０８の下に
ｐ型層４０９が形成される０次いで第５図（Ｃ）に示す
ように、５ＬＮａ膜４０５及び薄い酸化１１９４０４を
除去した後、再度薄い酸化膜４１０を形成し、ゲート幅
４１４を決めるレジストパターン４１１をマスクとして
高ドーズの１Ｂ９イオン４１２をイオン注入する４次い
でレジストパターン４１１の除去後、熱拡散によってｐ
゛ゲート領域４１３を形成する。この製作方法は、ｐ型
層４０９を形成するために、選択酸化とｐ４ゲート拡散
の高温工程を行うので、ｐ型層４０９が深く拡散される
。
ちｐ′″ゲーｔｐＪ域外側のエピタキシャル層表面にｐ
型層を設けた構成のＳＩＴ光センサの製作工程の一部を
示す図である。第５図へにおいて、４０１ はｎ９基板
、４０２はｎ−エピタキシャル層、４０３は分離領域、
４０４は薄い酸化膜、４０５はＳＩＴゲート及びソース
予定領域を覆う５ｉｚＮ４膜、４０６はレジスト、４０
７は１Ｂ９イオンである。前記１Ｂ９イオンを注入した
後、レジスト４０６を除去して選択酸化を行うことによ
り、第５図（８１に示すように厚い酸化膜４０８の下に
ｐ型層４０９が形成される０次いで第５図（Ｃ）に示す
ように、５ＬＮａ膜４０５及び薄い酸化１１９４０４を
除去した後、再度薄い酸化膜４１０を形成し、ゲート幅
４１４を決めるレジストパターン４１１をマスクとして
高ドーズの１Ｂ９イオン４１２をイオン注入する４次い
でレジストパターン４１１の除去後、熱拡散によってｐ
゛ゲート領域４１３を形成する。この製作方法は、ｐ型
層４０９を形成するために、選択酸化とｐ４ゲート拡散
の高温工程を行うので、ｐ型層４０９が深く拡散される
。
ｐ型層４０９の濃度が高い場合には、ｐ゛ゲート領域４
１３と基板４０１間の逆バイアス、及びｐ゛ゲート領域
４１３と分離領域４０３間の逆バイアスによって、ｐ型
層４０９に空乏化しない領域ができるので青感度が低下
するという問題点がある。
１３と基板４０１間の逆バイアス、及びｐ゛ゲート領域
４１３と分離領域４０３間の逆バイアスによって、ｐ型
層４０９に空乏化しない領域ができるので青感度が低下
するという問題点がある。
この問題点を解決するために、エピタキシャル層のごく
表面層にのみｐ型層を形成するようにした第４実施例の
製造過程を第６図へ〜山）に示す。
表面層にのみｐ型層を形成するようにした第４実施例の
製造過程を第６図へ〜山）に示す。
第６図＾は選択酸化を行う前のＳ ｉ ｘ Ｎ ４パタ
ーン５０５の形成工程を示す図であり、分離領域５０３
の上のＳｉ２Ｎ４パターンのみを除去した状態を示して
いる。
ーン５０５の形成工程を示す図であり、分離領域５０３
の上のＳｉ２Ｎ４パターンのみを除去した状態を示して
いる。
なお５０１はｎ０基板、５０２はｎ−エピタキシャル層
、５０４は薄い酸化膜、５０６はレジストである。
、５０４は薄い酸化膜、５０６はレジストである。
次に、この状態で選択酸化を行った後、５Ｉ２Ｎａパタ
ーン５０５及び薄い酸化膜５０４を除去し、再酸化によ
り薄い酸化膜５０７を形成する。次いで第６図ｔｅｌに
示すように、レジストマスク５０８を形成して、＋＋Ｂ
＊イオン５０９をイオン注入し、熱拡散によりｐ゛ゲー
ト領域５１０を形成する。次いで第６図０に示すように
、レジスト５１１でソース予定領域５１２とｐ０ゲート
領域５１０の一部を覆い、１１Ｂ゛イオン５１３を低ド
ーズでイオン注入する０次いで炉におけるアニールある
いはランプアニールによりボロン注入層５１４を活性化
し、第６図（０１に示すように浅いｐ型層５１５を形成
する。なお、更に浅いｐ型層を得るためにＢＦｚ”″イ
オンを用いてもよい。
ーン５０５及び薄い酸化膜５０４を除去し、再酸化によ
り薄い酸化膜５０７を形成する。次いで第６図ｔｅｌに
示すように、レジストマスク５０８を形成して、＋＋Ｂ
＊イオン５０９をイオン注入し、熱拡散によりｐ゛ゲー
ト領域５１０を形成する。次いで第６図０に示すように
、レジスト５１１でソース予定領域５１２とｐ０ゲート
領域５１０の一部を覆い、１１Ｂ゛イオン５１３を低ド
ーズでイオン注入する０次いで炉におけるアニールある
いはランプアニールによりボロン注入層５１４を活性化
し、第６図（０１に示すように浅いｐ型層５１５を形成
する。なお、更に浅いｐ型層を得るためにＢＦｚ”″イ
オンを用いてもよい。
このように浅いｐ型層５１５を設けることにより青感度
の低下が殆どな（、光電荷の捕集損失がなく残像のない
ＳＩＴ光センサを実現できる。
の低下が殆どな（、光電荷の捕集損失がなく残像のない
ＳＩＴ光センサを実現できる。
第７図＾、■）は、本発明の第５実施例の製作過程の断
面構成を示す図である。この実施例は、ｐ゛ゲート領域
外側でエピタキシャル層表面に延びる空乏層を短くする
ことにより、表面で発生する熱励起電荷を少なくし暗出
力の抑制を計るものである、すなわち、ｐ゛ゲート領域
６０４の外側のエピタキシャル層表面にｓ＋ｐｍ イオ
ンあるいはフ５＾３゜イオンをイオン注入することによ
って、エピタキシャル層６０２の表面濃度を上げ、ｎ型
層６０６を形成している。第７図＾は、第５図の第３実
施例に示すように、ＳＩＴゲート・ソース予定領域６０
７以外を選択酸化する前に、ｎ型不純物をイオン注入し
て製作する場合、第７図ｔＢ）は第６図の第４実施例に
示したように、ＳＩＴの選択酸化、ゲート拡散終了後に
イオン注入を行って製作する場合の断面構造を示してい
る。なお図において、６０１はｎ４基板、６０３は分離
領域、６０５は厚い酸化膜を示している。第５図及び第
６図に示した実施例と同様に、第７図１３＋に示す構成
の方が浅いｎ型層を形成するのに通している。
面構成を示す図である。この実施例は、ｐ゛ゲート領域
外側でエピタキシャル層表面に延びる空乏層を短くする
ことにより、表面で発生する熱励起電荷を少なくし暗出
力の抑制を計るものである、すなわち、ｐ゛ゲート領域
６０４の外側のエピタキシャル層表面にｓ＋ｐｍ イオ
ンあるいはフ５＾３゜イオンをイオン注入することによ
って、エピタキシャル層６０２の表面濃度を上げ、ｎ型
層６０６を形成している。第７図＾は、第５図の第３実
施例に示すように、ＳＩＴゲート・ソース予定領域６０
７以外を選択酸化する前に、ｎ型不純物をイオン注入し
て製作する場合、第７図ｔＢ）は第６図の第４実施例に
示したように、ＳＩＴの選択酸化、ゲート拡散終了後に
イオン注入を行って製作する場合の断面構造を示してい
る。なお図において、６０１はｎ４基板、６０３は分離
領域、６０５は厚い酸化膜を示している。第５図及び第
６図に示した実施例と同様に、第７図１３＋に示す構成
の方が浅いｎ型層を形成するのに通している。
第８図へ〜の）は、第３．５．６図に示した第３及び第
４実施例と第７図に示した第５実施例を組み合わせた本
発明に係る半導体装置の第６実施例の製作工程の一部を
示した断面構成図である。第８図＾において、７０１は
ｎ０基板、７Ｇ２はｎ−エピタキシャル層、７０３は分
離領域、７０４は薄い酸化膜、７０５は配線領域として
用いるＳＩＴフィールド領域７０７を窓開けした５Ｉｓ
Ｎａパターン、７０６はレジストである。レジスト７０
６及びＳｌ、、Ｎ、パターン７０５をマスクとしてＳ
ｌｐ ４イオン７０８をイオン注入し、選択酸化を行っ
てフィールド酸化膜７０９を形成する。第８図田）に示
すように、フィールド酸化膜７０９の下にはｎ型層７１
０が形成される０次いでＳ＋３Ｎ４パターン７０５．薄
い酸化膜７０４を除去し、熱酸化により再度薄い酸化膜
７１２を形成した後、レジストマスク７１１によりｐ“
ゲート予定領域７１３に■Ｂ０イオン７１４をイオン注
入し、熱拡散によってｐ′ゲート領域７１５を形成する
。次いで第８図（口に示すように、レジストマスク７１
６でソース予定領域７１７とｐ９ゲート領域７１５の一
部を覆い、＋１［３４イオンとＩＳＡ、＊イオン７１８
をイオン注入してアニールすることにより、第８図（０
）に示すように、ｐ゛ゲー４１域７１５の外側のエピタ
キシャル領域表面に、浅いｎ型層７１９とその下のｐ型
層？２０からなる２層構造を形成する。
４実施例と第７図に示した第５実施例を組み合わせた本
発明に係る半導体装置の第６実施例の製作工程の一部を
示した断面構成図である。第８図＾において、７０１は
ｎ０基板、７Ｇ２はｎ−エピタキシャル層、７０３は分
離領域、７０４は薄い酸化膜、７０５は配線領域として
用いるＳＩＴフィールド領域７０７を窓開けした５Ｉｓ
Ｎａパターン、７０６はレジストである。レジスト７０
６及びＳｌ、、Ｎ、パターン７０５をマスクとしてＳ
ｌｐ ４イオン７０８をイオン注入し、選択酸化を行っ
てフィールド酸化膜７０９を形成する。第８図田）に示
すように、フィールド酸化膜７０９の下にはｎ型層７１
０が形成される０次いでＳ＋３Ｎ４パターン７０５．薄
い酸化膜７０４を除去し、熱酸化により再度薄い酸化膜
７１２を形成した後、レジストマスク７１１によりｐ“
ゲート予定領域７１３に■Ｂ０イオン７１４をイオン注
入し、熱拡散によってｐ′ゲート領域７１５を形成する
。次いで第８図（口に示すように、レジストマスク７１
６でソース予定領域７１７とｐ９ゲート領域７１５の一
部を覆い、＋１［３４イオンとＩＳＡ、＊イオン７１８
をイオン注入してアニールすることにより、第８図（０
）に示すように、ｐ゛ゲー４１域７１５の外側のエピタ
キシャル領域表面に、浅いｎ型層７１９とその下のｐ型
層？２０からなる２層構造を形成する。
前記ｎ型層７１９の濃度はｐ°ゲート領域７１５との耐
圧が充分とれる程度の高濃度に選び（例えばＩ ＸＩＯ
” −Ｉ ＸＩＯ”ａｍ−’） 、拡散深さは極力浅く
する。一方ｐ型層７２０は低濃度に選ぶ（例えばｌ×１
Ｑ１４〜ｌ ｘｌＱ”ｃｍ−’） ＊浅いｎ型層７１９
はｎ型層７１０に接続され、分ｍ領域７０３を介してｎ
゛基板７０１に接続される。ｐ°ゲート領域７１５から
外側表面への空乏層の延びは、エピタキシャル層表面の
濃度を大にする浅いｎ型層７１９があることによって制
限されるので、この部分における熱励起電荷の発生を少
なく抑えることができる。
圧が充分とれる程度の高濃度に選び（例えばＩ ＸＩＯ
” −Ｉ ＸＩＯ”ａｍ−’） 、拡散深さは極力浅く
する。一方ｐ型層７２０は低濃度に選ぶ（例えばｌ×１
Ｑ１４〜ｌ ｘｌＱ”ｃｍ−’） ＊浅いｎ型層７１９
はｎ型層７１０に接続され、分ｍ領域７０３を介してｎ
゛基板７０１に接続される。ｐ°ゲート領域７１５から
外側表面への空乏層の延びは、エピタキシャル層表面の
濃度を大にする浅いｎ型層７１９があることによって制
限されるので、この部分における熱励起電荷の発生を少
なく抑えることができる。
第８図（０）のＢＢ’線の位置における蓄積時のポテン
シャル分布は、ｐ型層７２０があるために第９図のよう
になる。すなわち、ｐ゛アゲート域７１５の外側のエピ
タキシャル層７０２にはｐ型層？２０へ向かう電界６が
存在し、光生成正孔はこの電界Ｃによりｐ型層７２０内
の正孔に対するポテンシャルが最も低い正孔捕集部７２
１を経てｐ′″ゲート領域７１５へほぼ無損失で集めら
れる。光生成正孔の移動経路はエピタキシャルバルクか
らｐ型層７２０を通ってｐ１ゲート＋ｉｌ域７１５へ、
あるいはエピタキシャル層表面からｐ型層７２０を通っ
てｐ゛アゲート域７１５へとなる。生成正孔は表面から
離れたｐ型層７２０に捕集され、ここを移動するので表
面での再結合確率は極めて小さい。
シャル分布は、ｐ型層７２０があるために第９図のよう
になる。すなわち、ｐ゛アゲート域７１５の外側のエピ
タキシャル層７０２にはｐ型層？２０へ向かう電界６が
存在し、光生成正孔はこの電界Ｃによりｐ型層７２０内
の正孔に対するポテンシャルが最も低い正孔捕集部７２
１を経てｐ′″ゲート領域７１５へほぼ無損失で集めら
れる。光生成正孔の移動経路はエピタキシャルバルクか
らｐ型層７２０を通ってｐ１ゲート＋ｉｌ域７１５へ、
あるいはエピタキシャル層表面からｐ型層７２０を通っ
てｐ゛アゲート域７１５へとなる。生成正孔は表面から
離れたｐ型層７２０に捕集され、ここを移動するので表
面での再結合確率は極めて小さい。
第１０図は、本発明の第７実施例を示す断面構成図であ
る。この実施例はｐ°ゲート・ソース間における暗出力
の発生を抑えるのに適するように構成したものである。
る。この実施例はｐ°ゲート・ソース間における暗出力
の発生を抑えるのに適するように構成したものである。
第１９図に示したようにｐ′″ゲート・ソース間耐圧を
上げるためにゲート幅を広げると、ｐ４ゲート・ソース
間の空乏層幅も広がるため、これにより逆方向リーク電
流が増加する。
上げるためにゲート幅を広げると、ｐ４ゲート・ソース
間の空乏層幅も広がるため、これにより逆方向リーク電
流が増加する。
この実施例においては、ｐ゛ゲートソース間の表面濃度
を上げることによって、表面の空乏化を抑え、熱励起電
荷の発生が少なくなるように抑えることをねらっている
ものである。すなわち構成としては、ｐ０ゲー）４１域
８０４とソース８１０の間に、ソース８１０より浅い位
置にｎ型層あるいはｐ型層８１１を形成する他は、第１
２図に示した従来のものと同じである。なお第１０図に
おいて、８０１はｎ′基板、８０２はｎ−エピタキシャ
ル層、８０３は分ｇｆｌ領域、８０５は厚い酸化膜、８
０６は薄い酸化膜、８０７はゲート電極、８０８はソー
ス電極、８０９はＣＶＤ酸化膜である。
を上げることによって、表面の空乏化を抑え、熱励起電
荷の発生が少なくなるように抑えることをねらっている
ものである。すなわち構成としては、ｐ０ゲー）４１域
８０４とソース８１０の間に、ソース８１０より浅い位
置にｎ型層あるいはｐ型層８１１を形成する他は、第１
２図に示した従来のものと同じである。なお第１０図に
おいて、８０１はｎ′基板、８０２はｎ−エピタキシャ
ル層、８０３は分ｇｆｌ領域、８０５は厚い酸化膜、８
０６は薄い酸化膜、８０７はゲート電極、８０８はソー
ス電極、８０９はＣＶＤ酸化膜である。
第１１図へ〜（Ｃ１は、第１０図に示した実施例の製作
工程の一部を示す図である。第１１図＾に示すようにｎ
′″基板９０１上にｎｏ−エピタキシャル層９０２を形
成し、分Ｍ ？ｉＩ域９０３を形成した後５ｔ３Ｎ＜マ
スクと選択酸化によりソース・ゲート予定領域９０４以
外に厚い酸化膜９０５を形成する。５ｔｘＮａマスクと
パッド酸化膜を除去した後、熱酸化で薄い酸化膜を形成
して、レジストマスクでｐ゛ゲート予定領域にｌＩＢ＋
イオンをイオン注入し、熱拡散でｐ０ゲート領域９０６
を形成する０次いで薄い酸化膜を除去した後、再度熱酸
化で薄い酸化膜（ゲート酸化膜）９０７を形成し、ポリ
シリコンなどの材料でｐ゛ゲーＤＩ域９０６にバイアス
を加えるためのゲート電極９０８を形成する０次に第１
１図（Ｂｌに示すように、ｐ３ゲート領域９０６の内側
のｎ−エピタキシャル層表面にイオン注入するためにレ
ジストマスク９０９を用いる。この製作例ではｎ型不純
物９１０（第１１図＋８１では？ Ｓ ｇ ｓ ゛を例
示している）を打ち込む場合を示している０次いで第１
１図（０に示すように、レジストマスク９０９を除去し
、眉間絶縁のためのＣＭＤＳｉＯ□９１１を被着し、レ
ジストマスクでソース予定領域９１２のＳｉＯオ９１１
を除去し、ポリシリコン９１３を堆積した後ポリシリコ
ン９１３全而に３１ｐ゛あるいは”Ａｓ” ９１４をイ
オン注入する。その後、９００℃、 ３０〜６０分のア
ニールでポリシリコン９１３に注入されたリンあるいは
ヒ素を活性化すると同時にソース予定領域９１２へわず
かに拡散する。ソース拡散の熱工程においては、第１１
図＋８１に示した工程において打ち込んだヒ素のｎ型拡
散層９１５の深さが、ソース拡散領域９１６の深さを超
えないようにする。次いでポリシリコン９１３をパター
ン形成することにより、第１０図に示した構成のものが
得られる。その後、眉間絶縁膜堆積、コンタクトホール
形成、ＡＩ配線等が施される。
工程の一部を示す図である。第１１図＾に示すようにｎ
′″基板９０１上にｎｏ−エピタキシャル層９０２を形
成し、分Ｍ ？ｉＩ域９０３を形成した後５ｔ３Ｎ＜マ
スクと選択酸化によりソース・ゲート予定領域９０４以
外に厚い酸化膜９０５を形成する。５ｔｘＮａマスクと
パッド酸化膜を除去した後、熱酸化で薄い酸化膜を形成
して、レジストマスクでｐ゛ゲート予定領域にｌＩＢ＋
イオンをイオン注入し、熱拡散でｐ０ゲート領域９０６
を形成する０次いで薄い酸化膜を除去した後、再度熱酸
化で薄い酸化膜（ゲート酸化膜）９０７を形成し、ポリ
シリコンなどの材料でｐ゛ゲーＤＩ域９０６にバイアス
を加えるためのゲート電極９０８を形成する０次に第１
１図（Ｂｌに示すように、ｐ３ゲート領域９０６の内側
のｎ−エピタキシャル層表面にイオン注入するためにレ
ジストマスク９０９を用いる。この製作例ではｎ型不純
物９１０（第１１図＋８１では？ Ｓ ｇ ｓ ゛を例
示している）を打ち込む場合を示している０次いで第１
１図（０に示すように、レジストマスク９０９を除去し
、眉間絶縁のためのＣＭＤＳｉＯ□９１１を被着し、レ
ジストマスクでソース予定領域９１２のＳｉＯオ９１１
を除去し、ポリシリコン９１３を堆積した後ポリシリコ
ン９１３全而に３１ｐ゛あるいは”Ａｓ” ９１４をイ
オン注入する。その後、９００℃、 ３０〜６０分のア
ニールでポリシリコン９１３に注入されたリンあるいは
ヒ素を活性化すると同時にソース予定領域９１２へわず
かに拡散する。ソース拡散の熱工程においては、第１１
図＋８１に示した工程において打ち込んだヒ素のｎ型拡
散層９１５の深さが、ソース拡散領域９１６の深さを超
えないようにする。次いでポリシリコン９１３をパター
ン形成することにより、第１０図に示した構成のものが
得られる。その後、眉間絶縁膜堆積、コンタクトホール
形成、ＡＩ配線等が施される。
なお第１図、第２図、第７図＾、Ｑ３）及び第１Ｏ図に
示した第１．２，５．７実施例における構成は、ＳＩＴ
光センサに限らず、ＳＩＴ単体、５ＩＴＩＣの特性改良
にも応用することができる。
示した第１．２，５．７実施例における構成は、ＳＩＴ
光センサに限らず、ＳＩＴ単体、５ＩＴＩＣの特性改良
にも応用することができる。
以上実施例に基づいて説明したように、本発明によれば
、ピンチオフ電圧の制御を、ソース領域直下にイオン注
入により形成される不純物層により行うことができるの
で、ピンチオフ電圧制御に際して他のプロセス条件やマ
スク等の変更は不必要となる。
、ピンチオフ電圧の制御を、ソース領域直下にイオン注
入により形成される不純物層により行うことができるの
で、ピンチオフ電圧制御に際して他のプロセス条件やマ
スク等の変更は不必要となる。
そして不純物の型、加速エネルギー、ドーズを変えて不
純物層を形成することにより、任意のピンチオフ電圧を
もつ半導体装置を容易に得ることができる。また不純物
ドーズを変えて不純物層を形成することによりバイポー
ラトランジスタを得ることができるから、ＳＩＴとバイ
ポーラトランジスタを同一マスクを用いて容易に形成す
ることができ、更にバイポーラトランジスタのｈＦＥの
制御も可能である。
純物層を形成することにより、任意のピンチオフ電圧を
もつ半導体装置を容易に得ることができる。また不純物
ドーズを変えて不純物層を形成することによりバイポー
ラトランジスタを得ることができるから、ＳＩＴとバイ
ポーラトランジスタを同一マスクを用いて容易に形成す
ることができ、更にバイポーラトランジスタのｈＦＥの
制御も可能である。
また本発明は、ゲート領域の外側のエピタキシャル層表
面にゲート領域と同−型の不純物層を形成しているので
、エピタキシャル層表面付近全体に電界を形成すること
ができ、表面付近で発生する光電荷を損失なくゲート領
域へ捕集することができ、残像の発生を有効に防止する
ことができる。
面にゲート領域と同−型の不純物層を形成しているので
、エピタキシャル層表面付近全体に電界を形成すること
ができ、表面付近で発生する光電荷を損失なくゲート領
域へ捕集することができ、残像の発生を有効に防止する
ことができる。
また本発明は、ゲートルＪ域の外側のエピタキシャル層
表面に不純物層を形成してその表面濃度を上げるように
構成したので、ゲーＨＤ域の外側に張り出す空乏層の延
びを抑え、該空乏層で発生する熱励起電荷を少なくして
Ｓ／Ｎ比を向上させることができる。
表面に不純物層を形成してその表面濃度を上げるように
構成したので、ゲーＨＤ域の外側に張り出す空乏層の延
びを抑え、該空乏層で発生する熱励起電荷を少なくして
Ｓ／Ｎ比を向上させることができる。
また本発明は、ゲート・ソース間のエピタキシャル層表
面に不純物層を形成して、ゲート・ソース間表面の空乏
層の延びを抑えるようにしているので、該空乏層で発生
する熱励起電荷の発生を少なくし、Ｓ／Ｎ比の向上を計
ることができる。
面に不純物層を形成して、ゲート・ソース間表面の空乏
層の延びを抑えるようにしているので、該空乏層で発生
する熱励起電荷の発生を少なくし、Ｓ／Ｎ比の向上を計
ることができる。
第１図は、本発明に係る半導体装置の第１実施例の製造
過程における断面構造を示す図、第２図は、本発明の第
２実施例の製造過程における断面構造を示す図、第３図
は、本発明の第３実施例の断面構造を示す図、第４図＾
、（Ｂ）は、エピタキシャル層表面に不純物層がない場
合とある場合におけるポテンシャル分布を示す図、第５
図四〜（０）は、第３図に示した実施例の製造工程を示
す図、第６図＾〜（０１は、本発明の第４実施例の製造
工程を示す図、第７図囚、（Ｂ）は、本発明の第５実施
例の製造工程を示す図、第８図へ〜（ロ）は、本発明の
第６実施例の製造工程を示す図、第９図は、第８図ｆｉ
ｌに示した構造におけるポテンシャル分布を示す図、第
１０図は、本発明の第７実施例の断面構造を示す図、第
１１図へ〜（Ｃ１は、第１Ｏ図に示した実施例の製造工
程を示す図、第１２図は、従来のＳＩＴ光センサの単一
セルの断面構造を示す図、第１３図＾、旧ンは、ＳＩＴ
光センサの駆動パルス及びゲート電位のタイムチャート
及びＳＩＴ光センサの動作説明用回路構成図、第１４図
は、ＳＩＴ静特性を示す図、第１５図は、ＳＩＴのソー
ス・ゲート領域付近の説明図、第１６図は、ピンチオフ
電圧ｖＰ及びゲート・ソース間耐圧ＢＶｃｓのゲート幅
依存性を示す図、第１７図は、ＳＩＴ光センサの単一セ
ルの平面パターンを示す図、第１８図は、ＳＩＴのゲー
ト・ソース構造の変化を示す図、第１９図は、ＳＩＴの
ゲート・ソース逆方向特性を示す図である。 図において、１０１はｎ゛基板１０２はｎ−エピタキシ
ャル層、１０３は分Ｈ領域、１０４は厚い酸化膜、１０
５は薄い酸化膜、１０６はｐ゛ゲート領域１０７はレジ
スト、ｌＯ８はソース予定領域、１０９はイオン、１１
０はイオン注入層を示す。 特許出願人 オリンパス光学工業株式会社第１図 第２図 ２０２ｎ−エピタキシャル層 第３図 （Ａ） （Ｂ） 表面 表面 （Ｃ） ＣＤ）５１２ソー
ス予だ重冨 第７図 （Ａ） （Ｂ） 第９図 第１○図 第１Ｉ図 ９１′５ｎ型層 ９１６ソース領域第１２図 第１３図 （Ａ） （Ｂ）納１４図 第１５図 第１６図 第１７図 ｊ３ｐ方−ト領票 第１８図 第１９図 手続補正書 昭和６２年 ７月１７日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６２年 特 許 願 第１０３１３４号２、発明の
名称 半導体装置 ３、補正をする者 代表者 下山敏部 ４、代理人 住 所 東京都中央区新川１丁目２２番１２号ニフテ
ィマンション１１０３号 電話（０３）５５１−３２６４ ′４：＾） ８、補正の内容 （１） 明細書第６頁２０行にｒＣＧはゲート容量」
とあるのを、ｒＣｃはゲート酸化膜容量」と補正する。 （２） 明細書第７頁４行に「ビルトイン電圧のφ１
」とあるのを、「ビルトイン電圧φ醇」と補正する。 （３） 明細書第７頁５行に「（φ、−Ｖ□）に初期
設定されＧ る、」とあるのを、［（φ、−□・■□）Ｃ，＋Ｃ。 に初期設定される。ここでＣＪはゲート接合容量である
。」と補正する。 （４）明細書第７頁６〜７行に「駆動パルスで」とある
のを、「駆動パルス」と補正する。 （５）明細書第７頁８行に「駆動パルスであり」とある
のを、「駆動パルス」と補正する。 （６） 明細書第１０頁１６行に「空乏層３８の」と
あるのを、「空乏層３８の外側の」と補正する。 （７） 明細書第３２頁５行に「ＣＭＤ」とあるのを
、ｒｃｖＤ」と補正する。 （８）図面中、第１１図（Ｃ１及び第１３図＾、（８）
を別紙のとおり補正する。 以上 第１１図 第１３図
過程における断面構造を示す図、第２図は、本発明の第
２実施例の製造過程における断面構造を示す図、第３図
は、本発明の第３実施例の断面構造を示す図、第４図＾
、（Ｂ）は、エピタキシャル層表面に不純物層がない場
合とある場合におけるポテンシャル分布を示す図、第５
図四〜（０）は、第３図に示した実施例の製造工程を示
す図、第６図＾〜（０１は、本発明の第４実施例の製造
工程を示す図、第７図囚、（Ｂ）は、本発明の第５実施
例の製造工程を示す図、第８図へ〜（ロ）は、本発明の
第６実施例の製造工程を示す図、第９図は、第８図ｆｉ
ｌに示した構造におけるポテンシャル分布を示す図、第
１０図は、本発明の第７実施例の断面構造を示す図、第
１１図へ〜（Ｃ１は、第１Ｏ図に示した実施例の製造工
程を示す図、第１２図は、従来のＳＩＴ光センサの単一
セルの断面構造を示す図、第１３図＾、旧ンは、ＳＩＴ
光センサの駆動パルス及びゲート電位のタイムチャート
及びＳＩＴ光センサの動作説明用回路構成図、第１４図
は、ＳＩＴ静特性を示す図、第１５図は、ＳＩＴのソー
ス・ゲート領域付近の説明図、第１６図は、ピンチオフ
電圧ｖＰ及びゲート・ソース間耐圧ＢＶｃｓのゲート幅
依存性を示す図、第１７図は、ＳＩＴ光センサの単一セ
ルの平面パターンを示す図、第１８図は、ＳＩＴのゲー
ト・ソース構造の変化を示す図、第１９図は、ＳＩＴの
ゲート・ソース逆方向特性を示す図である。 図において、１０１はｎ゛基板１０２はｎ−エピタキシ
ャル層、１０３は分Ｈ領域、１０４は厚い酸化膜、１０
５は薄い酸化膜、１０６はｐ゛ゲート領域１０７はレジ
スト、ｌＯ８はソース予定領域、１０９はイオン、１１
０はイオン注入層を示す。 特許出願人 オリンパス光学工業株式会社第１図 第２図 ２０２ｎ−エピタキシャル層 第３図 （Ａ） （Ｂ） 表面 表面 （Ｃ） ＣＤ）５１２ソー
ス予だ重冨 第７図 （Ａ） （Ｂ） 第９図 第１○図 第１Ｉ図 ９１′５ｎ型層 ９１６ソース領域第１２図 第１３図 （Ａ） （Ｂ）納１４図 第１５図 第１６図 第１７図 ｊ３ｐ方−ト領票 第１８図 第１９図 手続補正書 昭和６２年 ７月１７日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６２年 特 許 願 第１０３１３４号２、発明の
名称 半導体装置 ３、補正をする者 代表者 下山敏部 ４、代理人 住 所 東京都中央区新川１丁目２２番１２号ニフテ
ィマンション１１０３号 電話（０３）５５１−３２６４ ′４：＾） ８、補正の内容 （１） 明細書第６頁２０行にｒＣＧはゲート容量」
とあるのを、ｒＣｃはゲート酸化膜容量」と補正する。 （２） 明細書第７頁４行に「ビルトイン電圧のφ１
」とあるのを、「ビルトイン電圧φ醇」と補正する。 （３） 明細書第７頁５行に「（φ、−Ｖ□）に初期
設定されＧ る、」とあるのを、［（φ、−□・■□）Ｃ，＋Ｃ。 に初期設定される。ここでＣＪはゲート接合容量である
。」と補正する。 （４）明細書第７頁６〜７行に「駆動パルスで」とある
のを、「駆動パルス」と補正する。 （５）明細書第７頁８行に「駆動パルスであり」とある
のを、「駆動パルス」と補正する。 （６） 明細書第１０頁１６行に「空乏層３８の」と
あるのを、「空乏層３８の外側の」と補正する。 （７） 明細書第３２頁５行に「ＣＭＤ」とあるのを
、ｒｃｖＤ」と補正する。 （８）図面中、第１１図（Ｃ１及び第１３図＾、（８）
を別紙のとおり補正する。 以上 第１１図 第１３図
Claims (4)
- （１）第一型高抵抗半導体表面に第一型拡散層よりなる
ソース領域と、該ソース領域を少なくとも二方向から囲
んで配置され、且つ前記ソース領域より深く拡散された
第二型拡散層よりなるゲート領域を有する半導体装置に
おいて、前記ソース領域直下にイオン注入による第一型
あるいは第二型不純物層を形成したことを特徴とする半
導体装置。 - （２）第一型高抵抗半導体表面に第一型拡散層よりなる
ソース領域と、該ソース領域を少なくとも二方向から囲
んで配置され、且つ前記ソース領域より深く拡散された
第二型拡散層よりなるゲート領域を有する半導体装置に
おいて、第二型拡散層よりなる前記ゲート領域の外側の
第一型高抵抗半導体表面に、第二型不純物層を形成した
ことを特徴とする半導体装置。 - （３）第一型高抵抗半導体表面に第一型拡散層よりなる
ソース領域と、該ソース領域を少なくとも二方向から囲
んで配置され、且つ前記ソース領域より深く拡散された
第二型拡散層よりなるゲート領域を有する半導体装置に
おいて、第二型拡散層よりなる前記ゲート領域の外側の
第一型高抵抗半導体表面に、第一型不純物層を形成した
ことを特徴とする半導体装置。 - （４）第一型高抵抗半導体表面に第一型拡散層よりなる
ソース領域と、該ソース領域を少なくとも二方向から囲
んで配置され、且つ前記ソース領域より深く拡散された
第二型拡散層よりなるゲート領域を有する半導体装置に
おいて、第一型拡散層よりなる前記ソース領域と第二型
拡散層よりなる前記ゲート領域の間の第一型高抵抗半導
体表面に、前記ソース領域と同一深さかあるいはそれよ
り浅い位置に第一型あるいは第二型不純物層を形成した
ことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103134A JP2578600B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体装置 |
| US07/177,278 US4945392A (en) | 1987-04-28 | 1988-04-04 | Static induction transistor and manufacturing method of the same |
| US07/252,729 US4889826A (en) | 1987-04-28 | 1988-10-03 | Static induction transistor and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103134A JP2578600B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63269578A true JPS63269578A (ja) | 1988-11-07 |
| JP2578600B2 JP2578600B2 (ja) | 1997-02-05 |
Family
ID=14346064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62103134A Expired - Lifetime JP2578600B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4945392A (ja) |
| JP (1) | JP2578600B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10327059A (ja) * | 1997-05-23 | 1998-12-08 | Hitachi Ltd | 静電誘導トランジスタの駆動方法及び駆動回路 |
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| US5841176A (en) * | 1996-03-01 | 1998-11-24 | Foveonics, Inc. | Active pixel sensor cell that minimizes leakage current |
| US6033232A (en) * | 1998-10-14 | 2000-03-07 | Powerchip Semiconductor Corp. | Process of fabricating photodiode integrated with MOS device |
| US7229872B2 (en) * | 2000-04-04 | 2007-06-12 | International Rectifier Corporation | Low voltage power MOSFET device and process for its manufacture |
| US6914306B1 (en) * | 2000-08-25 | 2005-07-05 | Micron Technology, Inc. | Electrostatic discharge protection device |
| KR101212169B1 (ko) | 2006-12-22 | 2012-12-13 | 엘지디스플레이 주식회사 | 광 센서를 구비한 액정 표시소자 및 그의 제조방법 |
| DE102007057089B4 (de) * | 2006-12-22 | 2010-04-29 | Lg Display Co., Ltd. | Flüssigkristallanzeige mit Photosensor und Herstellungsverfahren derselben |
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| JPS5990963A (ja) * | 1982-11-17 | 1984-05-25 | Matsushita Electric Ind Co Ltd | 静電誘導型半導体装置 |
| JPS59108458A (ja) * | 1982-12-14 | 1984-06-22 | Olympus Optical Co Ltd | 固体撮像装置およびその製造方法 |
| JPS60143677A (ja) * | 1983-12-29 | 1985-07-29 | Res Dev Corp Of Japan | 光検出装置及びその製造方法 |
Family Cites Families (16)
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| US4496963A (en) * | 1976-08-20 | 1985-01-29 | National Semiconductor Corporation | Semiconductor device with an ion implanted stabilization layer |
| US4132996A (en) * | 1976-11-08 | 1979-01-02 | General Electric Company | Electric field-controlled semiconductor device |
| NL191525C (nl) * | 1977-02-02 | 1995-08-21 | Shinkokai Zaidan Hojin Handot | Halfgeleiderinrichting omvattende een stroomkanaalgebied van een eerste geleidingstype dat wordt omsloten door een van een stuurelektrode voorzien stuurgebied van het tweede geleidingstype. |
| US4326209A (en) * | 1977-04-13 | 1982-04-20 | Nippon Gakki Seizo Kabushiki Kaisha | Static induction transistor |
| US4364072A (en) * | 1978-03-17 | 1982-12-14 | Zaidan Hojin Handotai Kenkyu Shinkokai | Static induction type semiconductor device with multiple doped layers for potential modification |
| JPS5598871A (en) * | 1979-01-22 | 1980-07-28 | Semiconductor Res Found | Static induction transistor |
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| US4456918A (en) * | 1981-10-06 | 1984-06-26 | Harris Corporation | Isolated gate JFET structure |
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| US4485392A (en) * | 1981-12-28 | 1984-11-27 | North American Philips Corporation | Lateral junction field effect transistor device |
| JPS59107688A (ja) * | 1982-12-13 | 1984-06-21 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
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-
1987
- 1987-04-28 JP JP62103134A patent/JP2578600B2/ja not_active Expired - Lifetime
-
1988
- 1988-04-04 US US07/177,278 patent/US4945392A/en not_active Expired - Fee Related
- 1988-10-03 US US07/252,729 patent/US4889826A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US4945392A (en) | 1990-07-31 |
| US4889826A (en) | 1989-12-26 |
| JP2578600B2 (ja) | 1997-02-05 |
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