JPS63263771A - Compound semiconductor device - Google Patents
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Classifications
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体デバイス、特に、デュアルゲート
ＧａＡｓ、・ＭＥＳ −ＦＥＴＥ単体あるいはデュアル
ゲートＧａＡｓ −ＭＥＳ −ＦＥＴを有する化合物半
導体デバイスに関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a compound semiconductor device, and particularly to a compound semiconductor device having a single dual-gate GaAs, .MES-FETE or a dual-gate GaAs-MES-FET.
低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓ−ＦＥＴと略す。A gallium arsenide field effect transistor (abbreviated as GaAs-FET) is a microwave transistor having features such as low noise, high cutoff frequency, and high output, and is formed based on a base material having a zincblende crystal structure.
）が広く知られている。また、このＧａＡｓ −ＦＥＴ
の一つとして、ショットキ障壁ゲート形電界効果トラン
ジスタ（ＭＥＳ−ＦＥＴとも称する。) is widely known. Moreover, this GaAs-FET
One of them is a Schottky barrier gate field effect transistor (also called MES-FET).
）が知られている。ＭＥＳ −ＦＥＴはｎ ｉ Ｔｌ
型ノ能動層主面に設けられたオーミック接触構造のソー
ス・ドレイン電極と、その中間に一つあるいは二つ設け
られたシタットキ接合構造のゲート電極とからなり、シ
ングルゲート構造あるいはデュアルゲート構造を構成し
ている。)It has been known. MES-FET is n i Tl
It consists of source/drain electrodes with ohmic contact structure provided on the main surface of the active layer, and one or two gate electrodes with sitatto junction structure provided in between, forming a single gate structure or dual gate structure. are doing.
テレビやＶＴＲ用のチューナ部分には、デュアルゲート
ＧａＡｓ−ＭＥＳ −ＦＥＴが使用されている。たとえ
ば、日経マグロウヒル社発行「日経エレクトロニクスＪ
１９８６年８月１１日号、Ｐ６５およびＰ６６には、
Ｕ ＨＦチューナの高周波アンプ用として、デュアルゲ
ートＧａＡｓ−ＦＥＴと５個の抵抗からなるＧａＡｓモ
ノリシックＩＣが紹介されている。Dual gate GaAs-MES-FETs are used in tuner parts for televisions and VTRs. For example, "Nikkei Electronics J" published by Nikkei McGraw-Hill, Inc.
In the August 11, 1986 issue, P65 and P66,
A GaAs monolithic IC consisting of a dual-gate GaAs-FET and five resistors has been introduced as a high-frequency amplifier for a UHF tuner.
デュアルゲートＧａＡｓ ・ＭＥＳ−ＦＥＴは、基本的
には、第８図に示されるような構造となっている。すな
わち、半絶縁性ＧａＡｓ基板１の主面に設けられた一対
のｎ十形のソース領域２とドレイン領域３の上に、それ
ぞれソース電極４あるいはドレイン電極５を有するとと
もに、前記ソース領域２とドレイン領域３間に設けられ
た能動層（チャネル領域）６の上に、それぞれ第１ゲー
ト電掻７ （以下、第１ゲートＧ、とも称する。）およ
び第２ゲート電極８（以下、第２ゲートＧｔとも称する
。）を有する構造となっている。そして、前記第１ゲー
トＧ１に高周波信号が入力され、第２ゲートＧ２に自動
利得制御（ＡＧＣ）電圧ＶＡＧ０がかけられる。A dual-gate GaAs MES-FET basically has a structure as shown in FIG. That is, a source electrode 4 or a drain electrode 5 is provided on a pair of nx-shaped source region 2 and drain region 3 provided on the main surface of a semi-insulating GaAs substrate 1, respectively, and the source region 2 and the drain region On the active layer (channel region) 6 provided between the regions 3, a first gate electrode 7 (hereinafter also referred to as a first gate G) and a second gate electrode 8 (hereinafter a second gate Gt) are provided. ). A high frequency signal is input to the first gate G1, and an automatic gain control (AGC) voltage VAG0 is applied to the second gate G2.
上述のようなデュアルゲートＧａＡｓ−ＭＥＳ・ＦＥＴ
は、その製造において、第１ゲーＩｔ極７と第２ゲート
電極８の下の能動層６は、イオン注入あるいはエピタキ
シャル成長によって形成されるため、全体は同一の不純
物１度となっている。Dual gate GaAs-MES FET as mentioned above
In the manufacturing process, the active layer 6 under the first gate electrode 7 and the second gate electrode 8 is formed by ion implantation or epitaxial growth, so that the same impurity is used as a whole.
一方、このようなデュアルゲ−１−ＧａＡｓ−ＭＥＳ−
ＦＥＴにあっても、他の半導体デバイスと同様により高
い性能が希求されている。On the other hand, such a dual game-1-GaAs-MES-
Even in FETs, higher performance is desired as in other semiconductor devices.
本出願人にあっても、デュアルゲー）ＧａＡｓ・Ｍ［Ｅ
Ｓ −ＦＥＴの高周波特性をより一層閏めることか要請
されている。Even in the case of the applicant, dual game) GaAs M[E
There is a need to further improve the high frequency characteristics of S-FETs.
デュアルゲートＧａＡｓ −ＭＥＳ−ＦＥＴの高周波特
性を高めるためには、単純には、前記能動層の不純物濃
度を高くすれば良いことが考えられる。In order to improve the high frequency characteristics of a dual-gate GaAs-MES-FET, it is conceivable that the impurity concentration of the active layer should be simply increased.
しかし、前記能動層の不純物濃度を高くすると、第２ゲ
ートＧｔとドレイン電極との間の耐圧が小さくなり、リ
ーク電流ＩＧｇが増大し、チューナ等の回路要求に合わ
なくなる。However, when the impurity concentration of the active layer is increased, the withstand voltage between the second gate Gt and the drain electrode becomes smaller, and the leakage current IGg increases, which does not meet the requirements of a circuit such as a tuner.
また、前記リーク電流ＩＧｔを低く抑えるためには、前
記能動層の濃度を下げると良いが、濃度を低くすると、
つぎのような問題が生しることが本発明者によってあき
らかにされた。In addition, in order to suppress the leakage current IGt, it is better to lower the concentration of the active layer, but if the concentration is lowered,
The inventors have found that the following problems occur.
すなわち、ゲート・ソース間容量Ｃ１は、入力インピー
ダンスＲ８に反比例する。また、入力インピーダンスＲ
４はソース抵抗Ｒ１に比例する。That is, the gate-source capacitance C1 is inversely proportional to the input impedance R8. Also, the input impedance R
4 is proportional to the source resistance R1.
また、雑音指数（ＮＦ）はソース抵抗Ｒ３に比例する。Further, the noise figure (NF) is proportional to the source resistance R3.
したがって、前記能動層の濃度を下げると、ゲート・ソ
ース間容Ｎ ｃ ＊−が小さくなり、入力インピーダン
スＲ１が上がる。また、ソース抵抗Ｒ１も大きくなるた
め、雑音指数（ＮＦ）が悪（なる。Therefore, when the concentration of the active layer is lowered, the gate-source capacitance N c *- decreases, and the input impedance R1 increases. Further, since the source resistance R1 also increases, the noise figure (NF) becomes worse.
本発明の目的は、リーク電流が少なくかつ高周波特性や
雑音特性が優れたデュアルゲー）ＧａＡｓ−ＭＥＳ−Ｆ
ＥＴを有する化合物半導体デバイスを提供することにあ
る。The purpose of the present invention is to develop a dual-gauge (GaAs-MES-F) with low leakage current and excellent high frequency characteristics and noise characteristics.
An object of the present invention is to provide a compound semiconductor device having ET.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、本発明のデュアルゲートＧａＡｓ・ＭＥＳ
−ＦＥＴにあっては、第１ゲート電極下の能動層は不純
物濃度が高く、第２ゲート電極下の能動層は不純物濃度
が低くなっている。That is, the dual gate GaAs MES of the present invention
In the -FET, the active layer under the first gate electrode has a high impurity concentration, and the active layer under the second gate electrode has a low impurity concentration.
上記した手段によれば、本発明のデュアルゲートＧａＡ
ｓ −ＭＥＳ −ＦＥＴにあっては、第１ゲート電極下
の能動層は不純物濃度が高くなっていることから、雑音
指数を堝なうことなく高周波特性を高くできるとともに
、第２ゲート電極下の能動層は不純物濃度が低くなって
いるためリーク電流が低くなり、セットする回路特性と
のマツチングが良くなる。According to the above means, the dual gate GaA of the present invention
In the s-MES-FET, since the active layer under the first gate electrode has a high impurity concentration, high frequency characteristics can be improved without decreasing the noise figure, and the active layer under the second gate electrode has a high impurity concentration. Since the active layer has a low impurity concentration, leakage current is low, and matching with set circuit characteristics is improved.
以下図面を参照して本発明の一実施例について説明する
。An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明のデュアルゲートＧａＡｓ−ＭＥＳ−Ｆ
ＥＴを示す断面図、第２図〜第６図は本発明によるデュ
アルゲートＧａＡｓ−ＭＥＳ −ＦＥＴの各製造工程に
おける図であって、第２図はｎ十形層が形成されたウェ
ハを示す断面図、第３図は第１ゲート電極下の能動層が
形成されたウェハを示す断面図、第４図は第２ゲート電
極下の能動層が形成されたウェハを示す断面図、第５図
はソース・ドレイン電極が形成されたウェハを示す断面
図、第６図はゲート電極が形成されたウェハを示す断面
図である。Figure 1 shows the dual gate GaAs-MES-F of the present invention.
2 to 6 are cross-sectional views showing the ET, and FIGS. 2 to 6 are views showing each manufacturing process of the dual-gate GaAs-MES-FET according to the present invention. FIG. 3 is a cross-sectional view showing a wafer with an active layer formed under the first gate electrode, FIG. 4 is a cross-sectional view showing a wafer with an active layer formed under the second gate electrode, and FIG. FIG. 6 is a cross-sectional view showing a wafer on which source/drain electrodes are formed, and FIG. 6 is a cross-sectional view showing a wafer on which gate electrodes are formed.
この実施例のデュアルゲー）ＧａＡｓ−ＭＥＳ・ＦＥＴ
は、第１図に示されるような構造となっている。Dual game of this example) GaAs-MES・FET
has a structure as shown in FIG.
デュアルゲートＧａＡｓ−ＭＥＳ −ＦＥＴチフプ（以
下、単にチップとも称する。）ｌＯ−よ、第１図に示さ
れるように、半絶縁性ＧａＡｓ基板ｌの主面に一対のｎ
十形層（不純物濃度は１．５×ｔｏ”個／ｃｍ”程度と
なる。）からなるソース領域２およびドレイン領域３を
有するとともに、これら領域上には、ソース電極４およ
びドレイン電極５を有している。また、前記一対のソー
ス領域２とドレイン領域３との間の半絶縁性ＧａＡｓ基
板ｌの表層部分には、能動層６が設けられている。In a dual-gate GaAs-MES-FET chip (hereinafter also simply referred to as a chip) lO-, as shown in FIG.
It has a source region 2 and a drain region 3 formed of a ten-shaped layer (the impurity concentration is about 1.5×to"particles/cm"), and a source electrode 4 and a drain electrode 5 on these regions. are doing. Further, an active layer 6 is provided in the surface layer portion of the semi-insulating GaAs substrate 1 between the pair of source regions 2 and drain regions 3.
この能動層６は、これが本発明の特徴であるが、ソース
領域２からドレイン領域３に亘って延在する第１ゲート
用能動層１１と、この第１ゲート用能動層１１よりも不
純物濃度が低い第２ゲート用能動層１２とからなってい
る。前記第１ゲート用能動層１１は、不純物濃度が３．
０Ｘ１０”個／ｃｍ”程度と比較的高くなっていること
から、ソース抵抗Ｒ１が低くなる。この結果、ソース抵
抗Ｒ１に比例する雑音指数（ＮＦ）および人力インピー
ダンスＲｉ は低くなる。また、入力インピーダンスＲ
，が小さくなることによって、入力インピーダンスＲ１
に反比例するゲート・ソース間容置Ｃ□は大きくなる。This active layer 6, which is a feature of the present invention, has an impurity concentration higher than that of the first gate active layer 11 extending from the source region 2 to the drain region 3. It consists of a low second gate active layer 12. The first gate active layer 11 has an impurity concentration of 3.
Since it is relatively high at about 0x10 pieces/cm, the source resistance R1 becomes low. As a result, the noise figure (NF) and the human power impedance Ri, which are proportional to the source resistance R1, are low. Also, the input impedance R
, becomes smaller, the input impedance R1
The gate-source capacitance C□, which is inversely proportional to , increases.
また、前記第２ゲート用能動層１２は、その不純物濃度
が１．０Ｘ１０”個／ｃｍ”程度と低く、なっているこ
とから、第２ゲート電極８とソース電極４との間の耐圧
が高くなり、リーク電流ＩＧ２が低減される。In addition, since the second gate active layer 12 has a low impurity concentration of about 1.0×10 "particles/cm", the breakdown voltage between the second gate electrode 8 and the source electrode 4 is high. Therefore, the leakage current IG2 is reduced.
また、前記第１ゲート用能動層ｌｌ上には第１ゲート電
極７が設けられているとともに、前記第２ゲート用能動
層１２上には第２ゲート電極８が設けられている。なお
、図中９は絶縁膜である。Further, a first gate electrode 7 is provided on the first gate active layer 11, and a second gate electrode 8 is provided on the second gate active layer 12. Note that 9 in the figure is an insulating film.
つぎに、第２図〜第６図を参照しながらこのようなデュ
アルゲートＧａＡｓ−ＭＥＳ −ＦＥＴチフプ１０の製
造方法について説明する。Next, a method for manufacturing such a dual-gate GaAs-MES-FET chip 10 will be described with reference to FIGS. 2 to 6.
最初に第２図に示されるように、化合物半導体薄板（ウ
ェハ）１３が用意される。このウェハ１３は半絶縁性Ｇ
ａＡｓ基板ｌからなっている。このウェハ１３の主面に
は、絶縁膜１４が常用のりソグラフィによって部分的に
設けられるとともに、Ｓｉが矢印に示すように打ち込ま
れ、不純物濃度が１．５Ｘ１０”個／ｃｍ”程度となる
ｎ十形のソース領域２およびドレイン領域３が形成され
る。First, as shown in FIG. 2, a compound semiconductor thin plate (wafer) 13 is prepared. This wafer 13 has a semi-insulating G
It consists of an aAs substrate. An insulating film 14 is partially provided on the main surface of the wafer 13 by ordinary lamination, and Si is implanted as shown by the arrow, so that the impurity concentration is about 1.5 x 10"pieces/cm". A shaped source region 2 and drain region 3 are formed.
つぎに、前記絶縁膜１４は除去される。その後、第３図
に示されるように、常用のりソグラフィによって、ソー
ス領域２とドレイン領域３の間の半絶縁性ＧａＡＳ基板
ｌの主面のソース電極４側が絶縁膜１５で被われる。ま
た、このウェハ１３はその主面に矢印に示すように再び
Ｓｉがイオン注入される。この結果、前記絶縁膜１５の
隣りのソース領域２側には、不純物濃度が３．０Ｘ１０
”個／ｃｍ”程度となる第１ゲート用能動層１１が形成
される。Next, the insulating film 14 is removed. Thereafter, as shown in FIG. 3, the source electrode 4 side of the main surface of the semi-insulating GaAS substrate 1 between the source region 2 and the drain region 3 is covered with an insulating film 15 by regular lithography. Further, Si ions are again implanted into the main surface of the wafer 13 as shown by the arrow. As a result, the impurity concentration on the source region 2 side adjacent to the insulating film 15 is 3.0×10
The first gate active layer 11 having a thickness of about "pieces/cm" is formed.
つぎに、前記絶縁膜１５は除去される。その後、第４図
に示されるように、ウェハ１３の主面全域には、矢印に
示すように再びＳｉがイオン注入される。そして、イオ
ン注入がなされていない領域、すなわち、第２ゲート用
能動層形成領域には、不純物濃度が１．０ＸＩＯ”個／
ｃｍ”程度となる第２ゲート用能動層１２が形成される
。前記ソース領域２とソース電極４間に設けられる能動
層６は、前記第１ゲート用能動層１１および第２ゲート
用能動層１２によって構成される。Next, the insulating film 15 is removed. Thereafter, as shown in FIG. 4, Si ions are again implanted into the entire main surface of the wafer 13 as indicated by the arrows. Then, in the region where ions are not implanted, that is, the second gate active layer formation region, the impurity concentration is 1.0XIO''/
A second gate active layer 12 having a thickness of about 1.0 cm" is formed. The active layer 6 provided between the source region 2 and the source electrode 4 has a thickness of approximately Consisted of.
つぎに、第５図に示されるように、ソース領域２とドレ
イン領域３上にソース電極４あるいはドレイン電極５が
リフトオフ法によって形成される。Next, as shown in FIG. 5, a source electrode 4 or a drain electrode 5 is formed on the source region 2 and drain region 3 by a lift-off method.
すなわち、このソース電極４およびドレイン電極 ５の
形成にあっては、最初に前記ウェハ１３の主面全域には
、ＰＳＧ膜等からなる絶縁膜９が設けられるとともに、
この絶縁ＩＩ＊９上には、図示しないホトレジスト膜が
形成され、かつこのホトレジスト膜は所定パンシベーシ
ョン膜に感光され、さらに現像される。そこで、このパ
ターニングされたホトレジスト膜をマスクとして、露出
する絶縁膜９部分をエツチング除去する。エツチング除
去部分は、具体的にはソース電極形成領域およびドレイ
ン電極形成領域である。つぎに、ウェハ１３の主面には
、最下層がＡｕＣ；ｅとなり全体の厚さが６０００人程
度０電極素材となるＡ ｕ Ｇ ｅ ／ Ｎｒ ／ Ａ
ｕ層が形成される。その後、前記ホトレジスト膜が除
去される。この結果、ホトレジスト膜の除去に伴い、ホ
トレジスト膜上のＡ ｕ Ｇ ａ ／ Ｎｉ ／ Ａ
ｕ層が除去され、かつホトレジスト膜で被われないソー
ス領域２とドレイン領域３上に電極素材が残り、ソース
電極４とドレイン電極５が形成される。That is, in forming the source electrode 4 and drain electrode 5, an insulating film 9 made of a PSG film or the like is first provided over the entire main surface of the wafer 13, and
A photoresist film (not shown) is formed on this insulation II*9, and this photoresist film is exposed to a predetermined pansivation film and further developed. Therefore, using this patterned photoresist film as a mask, the exposed portion of the insulating film 9 is removed by etching. Specifically, the portions removed by etching are the source electrode formation region and the drain electrode formation region. Next, on the main surface of the wafer 13, the lowest layer is AuC;e, and the total thickness is about 6000.
A u layer is formed. After that, the photoresist film is removed. As a result, as the photoresist film is removed, A u Ga / Ni / A on the photoresist film
The u layer is removed, and electrode materials remain on the source region 2 and drain region 3 not covered with the photoresist film, and a source electrode 4 and a drain electrode 5 are formed.
つぎに、第６図に示されるように、Ａ１蒸着によるリフ
トオフ法によって、前記第１ゲート用能動層ｌｌ上と、
第２ゲート用能動層１２上には、それぞれ第１ゲート電
極７および第２ゲート電極８が形成される。Next, as shown in FIG. 6, a lift-off method using A1 evaporation is applied to the first gate active layer ll,
A first gate electrode 7 and a second gate electrode 8 are formed on the second gate active layer 12, respectively.
また、図示はしないが、ウェハ１３の表面には部分的に
バンシベーション膜が形成される。さらに、ウェハ１３
は下面が所定厚さエツチングされた後、格子状に分断さ
れ、第１図に示されるようなチップｌＯが多数製造され
る。Further, although not shown, a vancivation film is partially formed on the surface of the wafer 13. Furthermore, the wafer 13
After the lower surface of the substrate is etched to a predetermined thickness, it is cut into a grid pattern to produce a large number of chips 1O as shown in FIG.
このような実施例によれば、つぎのような効果が得られ
る。According to such an embodiment, the following effects can be obtained.
（１）本発明のデュアルゲートＧａＡｓ−ＭＥＳ・ＦＥ
Ｔは、第２ゲート電極下の能動層の不純物濃度が低くな
る構造となっていることから、第２ゲート電極とドレイ
ン電極との間の耐圧が向上し、第２ゲート電極とドレイ
ン電極との間のリーク電流の低減が達成できるという効
果が得られる。(1) Dual gate GaAs-MES/FE of the present invention
Since T has a structure in which the impurity concentration of the active layer under the second gate electrode is low, the withstand voltage between the second gate electrode and the drain electrode is improved, and the voltage between the second gate electrode and the drain electrode is increased. This has the effect of reducing leakage current between the two.
（２）上記（１）により、本発明のデュアルゲートＧａ
Ａｓ・ＭＥＳ−ＦＥＴは、リーク電流が少なくなること
から、チューナ等に組み込む場合、回路特性にマツチン
グし易くなり、セツティングが容易とな・るという効果
が得られる。(2) According to (1) above, the dual gate Ga of the present invention
Since the As•MES-FET has a small leakage current, when it is incorporated into a tuner or the like, it can be easily matched to the circuit characteristics and the setting can be easily achieved.
（３）上記（１）により、本発明のデュアルゲートＧａ
Ａｓ −ＭＥＳ −ＦＥＴは、リーク電流が少なくなる
ことがら信顛度が高くなるという効果が得られる。(3) According to (1) above, the dual gate Ga of the present invention
As-MES-FET has the effect of increasing reliability due to a decrease in leakage current.
（４）上記（１）により、本発明のデュアルゲ−）Ｇａ
Ａｓ−ＭＥＳ−ＦＥＴは、第２ゲート電極下の能動層の
不純物濃度が低くなっているとともに、第１ゲート電極
下の能動層の不純物、濃度が高くなっていることから、
前記第１ゲート電極下の能動層の不純物濃度に依存する
雑音指数（ＮＦ）等の高周波特性を向上させることがで
きるという効果が得られる。(4) According to (1) above, the dual game) Ga of the present invention
As-MES-FET has a low impurity concentration in the active layer under the second gate electrode, and a high impurity concentration in the active layer under the first gate electrode.
An effect can be obtained in that high frequency characteristics such as noise figure (NF), which depends on the impurity concentration of the active layer under the first gate electrode, can be improved.
（５）上記（１）〜（４）により、本発明によれば、高
周波特性が優れかつ信頌度が高いデュアルゲートＧａＡ
ｓ−ＭＥＳ−ＦＥＴを提供することができるという相乗
効果が得られる。(5) According to (1) to (4) above, according to the present invention, dual-gate GaA with excellent high frequency characteristics and high reliability
A synergistic effect is obtained in that s-MES-FETs can be provided.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、不純物濃度の
低い第２ゲート電極日下の第２ゲート用能動層１２およ
び第１ゲート電極７下の第１ゲート用能動層１１を形成
する場合、第７図に示されるように、ソース領域２とド
レイン領域３を形成した後、前記第２ゲート用能動層を
形成する領域に対応するウェハ１３の主面部分に、イオ
ン注入時、一部のイオンが通過する程度の厚さの膜（ス
ルー膜）１６を設け、その後、イオン注入することによ
って、第１ゲート用能動層１１と、この第１ゲート用能
動ＷＪｌｌよりも不純物濃度が低い第２ゲート用能動層
１２を形成してもよい、この例では、−回のイオン注入
によって第１ゲート用能動層１１と第２ゲート用能動層
１２が同時に形成できるため、工程を一つ低減できる特
長がある。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. For example, when forming the second gate active layer 12 under the second gate electrode and the first gate active layer 11 under the first gate electrode 7 with low impurity concentration, as shown in FIG. After forming the source region 2 and drain region 3, the main surface portion of the wafer 13 corresponding to the region where the second gate active layer is formed is formed to have a thickness such that some ions pass through during ion implantation. A through film 16 is provided, and then ions are implanted to form a first gate active layer 11 and a second gate active layer 12 having a lower impurity concentration than the first gate active WJll. In this example, the first gate active layer 11 and the second gate active layer 12 can be formed at the same time by -times of ion implantation, so there is an advantage that the number of steps can be reduced by one.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるチューナ用のデュア
ルゲートＧａＡｓ−ＭＥＳ−ＦＥＴの製造技術に適用し
た場合について説明したが、それに限定されるものでは
ない。The above explanation has mainly been about the application of the invention made by the present inventor to the manufacturing technology of dual-gate GaAs-MES-FETs for tuners, which is the background field of application, but the invention is not limited to this. do not have.
本発明は少なくともデュアルゲートＧａＡｓ・ＭＥＳ・
ＦＥＴを有する化合物半４体デバイスの製造技術には適
用できる。The present invention provides at least dual gate GaAs・MES・
The present invention can be applied to manufacturing techniques for compound semi-quadramid devices having FETs.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、本発明のデュアルゲートＧａＡｓ・ＭＥＳ−
ＦＥＴにあっては、第１ゲート電極下の能動層は不純物
濃度が高くなっていることから、雑音指数を損なうこと
なく高周波特性を高くできるとともに、第２ゲート電極
下の能動層は不純物濃度が低くなっているためリーク電
流が低くなり、チューナとのセツティングも容易となる
。That is, the dual gate GaAs MES-
In a FET, the active layer under the first gate electrode has a high impurity concentration, so high frequency characteristics can be improved without impairing the noise figure, and the active layer under the second gate electrode has a high impurity concentration. Because it is low, leakage current is low and setting with the tuner is easy.
第１図は本発明のデュアルゲー）ＧａＡｓ・ＭＥＳ・Ｆ
ＥＴを示す断面図、
第２図は本発明によるデュアルゲートＱａ ｆｉ、 ｓ
・ＭＥＳ −ＦＥＴの製造におけるウェハを示す断面図
、
第３図は同じく第１ゲート電極下の能動層が形成された
ウェハを示す断面図、
第４図は同じく第２ゲート電極下の能動層が形成された
ウェハを示す断面図、
第５図は同じくソース・ドレイン電極が形成されたウェ
ハを示す断面図、
第６図は同じくゲート電極が形成されたウェハを示す断
面図、
第７図は本発明の他の実施例による能動層の形成状態を
示すウェハの断面図、
第８図は従来のデュアルゲ−１−ＧａＡｓ−ＭＥＳ−Ｆ
ＥＴの要部を示す断面図である。
１・・・半絶縁性ＧａＡｓ基板、２・・・ソースｚｎ域
、３・・・ドレインｅＭＭＡ、４・・・ソース電極、５
・・・ドレイン電極、６・・・能動層、７・・・第１ゲ
ート電極、８・・・第２ゲート電極、９・・・絶縁膜、
ＩＯ・・・チップ、■■・・・第１ゲート用能動層、１
２・・・第２ゲート用能動層、１３・・・ウェハ、１４
・・・絶縁膜、１５・・・絶縁膜、１６・・・膜（スル
ー膜）。
代理人 弁理士 小川勝馬 パ）
第 １ 図
】
′ 第 ３ 図
第 ５ 図
第 ６ 図Figure 1 shows the dual game of the present invention) GaAs・MES・F
A cross-sectional view showing ET, FIG. 2 is a dual gate Qa fi, s according to the present invention.
・A cross-sectional view showing a wafer used in the manufacture of MES-FETs. FIG. 3 is a cross-sectional view showing a wafer with an active layer under the first gate electrode formed. FIG. 4 is a cross-sectional view showing a wafer with an active layer under the second gate electrode formed. FIG. 5 is a cross-sectional view of the wafer on which source and drain electrodes are formed. FIG. 6 is a cross-sectional view of the wafer on which gate electrodes are formed. FIG. 8 is a cross-sectional view of a wafer showing a state of formation of an active layer according to another embodiment of the invention.
FIG. 3 is a cross-sectional view showing the main parts of ET. DESCRIPTION OF SYMBOLS 1... Semi-insulating GaAs substrate, 2... Source ZN region, 3... Drain eMMA, 4... Source electrode, 5
... Drain electrode, 6... Active layer, 7... First gate electrode, 8... Second gate electrode, 9... Insulating film,
IO...chip, ■■...first gate active layer, 1
2... Active layer for second gate, 13... Wafer, 14
... Insulating film, 15... Insulating film, 16... Film (through film). Agent Patent Attorney Katsuma Ogawa (Pa) Figure 1] ' Figure 3 Figure 5 Figure 6
Claims (1)
化合物半導体デバイスであって、前記デュアルゲートに
おける第２ゲート下の能動層の不純物濃度は、第１ゲー
ト下の能動層の不純物濃度よりも低くなっていることを
特徴とする化合物半導体デバイス。1. A compound semiconductor device having a dual gate GaAs/MES/FET, wherein the impurity concentration of the active layer under the second gate in the dual gate is lower than the impurity concentration of the active layer under the first gate. A compound semiconductor device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9740287A JPS63263771A (en) | 1987-04-22 | 1987-04-22 | Compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9740287A JPS63263771A (en) | 1987-04-22 | 1987-04-22 | Compound semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263771A true JPS63263771A (en) | 1988-10-31 |
Family
ID=14191517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9740287A Pending JPS63263771A (en) | 1987-04-22 | 1987-04-22 | Compound semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263771A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510596B1 (en) * | 2002-11-29 | 2005-08-26 | 한국전자통신연구원 | Transistor in a semiconductor device and a method of manufacturing the same |
| WO2007064463A1 (en) * | 2005-11-29 | 2007-06-07 | Cree, Inc. | Metal semiconductor field effect transistors (mesfets) having channels of varying thicknesses and related methods |
-
1987
- 1987-04-22 JP JP9740287A patent/JPS63263771A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510596B1 (en) * | 2002-11-29 | 2005-08-26 | 한국전자통신연구원 | Transistor in a semiconductor device and a method of manufacturing the same |
| WO2007064463A1 (en) * | 2005-11-29 | 2007-06-07 | Cree, Inc. | Metal semiconductor field effect transistors (mesfets) having channels of varying thicknesses and related methods |
| US7402844B2 (en) | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
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