KR100510596B1 - Transistor in a semiconductor device and a method of manufacturing the same - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 파이(П) 형태의 단면 구조와 미엔더(Meander) 형태의 평면 구조로 게이트 전극을 게이트 영역에 형성하여 게이트 면적을 증가시키고 이를 통해 게이트가 점유하는 공핍영역(Depletion layer)을 확장시킴으로써, 스위치 트랜지스터의 중요한 특성인 OFF상태에서의 소자 격리 특성 및 단위면적당 고전력 특성의 향상시킴과 동시에 두개의 T형 게이트 전극을 형성할 때 보다 안정된 반도체 공정을 이용함으로써 공정의 재현성을 확보할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법이 개시된다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of a semiconductor device and a method of manufacturing the same, wherein a gate electrode is formed in a gate region in a cross-sectional structure in the form of a pie and a planar structure in the form of a meander, thereby increasing the gate area and thereby By expanding the depletion layer occupied by the chip, the semiconductor device improves device isolation in the OFF state, which is an important characteristic of the switch transistor, and high power per unit area, and is a more stable semiconductor process when forming two T-type gate electrodes. Disclosed are a transistor of a semiconductor device and a method of manufacturing the same, which can ensure reproducibility of a process by using a.
Description
본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 고전자 이동도 트랜지스터(HEMT) 또는 금속-반도체 전계효과 트랜지스터(MESFET)등과 같은 전계효과형 트랜지스터를 이용한 화합물 반도체 스위치 트랜지스터에서 게이트가 점유하는 공핍 영역을 안정적으로 증가시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of a semiconductor device and a method of manufacturing the same. Particularly, a gate is occupied in a compound semiconductor switch transistor using a field effect transistor such as a high electron mobility transistor (HEMT) or a metal-semiconductor field effect transistor (MESFET). The present invention relates to a transistor of a semiconductor device and a method of manufacturing the same that can stably increase a depletion region to improve process reliability and device electrical characteristics.
스위치 트랜지스터는 전자 회로 안에서 게이트에 인가된 전압에 따라 회로를 연결(ON) 또는 단절(OFF)시키는 ON/OFF 역할을 하며 주로 RF 회로에서 많이 응용되는 중요한 소자이다. 스위치 트랜지스터의 특성은 ON 상태에서의 삽입손실 및 OFF상태에서의 격리(isolation) 특성으로 평가된다.The switch transistor serves as an on / off device for connecting or disconnecting a circuit according to a voltage applied to a gate in an electronic circuit, and is an important device mainly applied to an RF circuit. The characteristics of the switch transistor are evaluated by the insertion loss in the ON state and the isolation characteristic in the OFF state.
도 1은 종래 기술에 따른 반도체 소자의 트랜지스터를 설명하기 위한 단면도이고, 도 2는 도 1에 도시된 트랜지스터의 평면도이다. 1 is a cross-sectional view illustrating a transistor of a semiconductor device according to the prior art, and FIG. 2 is a plan view of the transistor illustrated in FIG. 1.
도 1 및 도 2를 참조하면, 종래 기술에 따른 화합물 반도체 스위치 트랜지스터는 화합물 반도체 기판(101)의 채널층 상부에 오믹 접촉을 하는 소오스/드레인 전극(102a 및 102b)과, 티(T)형 게이트 전극(103)에 의한 쇼트키(Schottky) 전극으로 이루어진다. 이와 같이 T형 게이트 전극(103)을 사용한 스위치 트랜지스터는 게이트 전극(103)과 소오스 전극(102a), 게이트 전극(103)과 드레인 전극(102b)간의 기생 커패시터를 감소시키고 공정상의 용이함과 반도체 소자의 재현성이 우수한 장점이 있다. 1 and 2, the compound semiconductor switch transistor according to the related art includes source / drain electrodes 102a and 102b having ohmic contact on the channel layer of the compound semiconductor substrate 101, and a tee (T) type gate. It consists of a Schottky electrode by the electrode 103. As described above, the switch transistor using the T-type gate electrode 103 reduces the parasitic capacitor between the gate electrode 103 and the source electrode 102a, the gate electrode 103 and the drain electrode 102b, and facilitates the process. It has the advantage of excellent reproducibility.
그러나, 이러한 T형 게이트를 사용한 스위치 트랜지스터는 게이트가 점유하고 있는 공핍영역이 작기 때문에 반도체 소자의 격리(Isolation)특성이 저하된다. 또한, 미세한 게이트 길이를 갖는 게이트 전극을 형성할 경우 게이트 패턴의 개구부가 작아서 게이트 금속이 균일하게 증착되지 않는 문제가 발생될 수 있으며, 게이트 저항을 낮게 하기 위하여 게이트 금속을 두껍게 증착할 경우에는 게이트 밑부분이 스트레인에 의하여 반도체 층과 격리되어 게이트 전극의 쇼트키 특성이 저하되어 스위치로서의 특성이 저하될 수도 있다.However, since the depletion region occupied by the gate is small in the switch transistor using the T-type gate, isolation characteristics of the semiconductor device are degraded. In addition, when a gate electrode having a fine gate length is formed, a problem may occur in that the gate metal is not uniformly deposited due to the small opening of the gate pattern, and when the gate metal is thickly deposited to lower the gate resistance, The portion may be isolated from the semiconductor layer by strain, thereby degrading the Schottky characteristic of the gate electrode, thereby degrading the characteristics as a switch.
한편, RF 회로에서 ON/OFF 동작을 하는 화합물반도체 스위치 트랜지스터의 경우에는 높은 전력의 특성이 요구되는데, 스위치 트랜지스터의 고전력 특성은 게이트의 점유 면적에 비례하기 때문에 일반 티(T)형의 게이트의 경우에는 고전력 특성이 떨어진다. On the other hand, a compound semiconductor switch transistor that performs ON / OFF operation in an RF circuit requires a high power characteristic. In the case of a general tee type gate, since the high power characteristic of the switch transistor is proportional to the occupied area of the gate. Inferior high power characteristics.
도 3은 종래 기술의 다른 실시예에 따른 반도체 소자의 트랜지스터를 설명하기 위한 단면도이고, 도 4는 도 3에 도시된 트랜지스터의 평면도이다.3 is a cross-sectional view for describing a transistor of a semiconductor device according to another embodiment of the prior art, and FIG. 4 is a plan view of the transistor shown in FIG. 3.
도 3 및 도 4를 참조하면, 상기의 문제점을 해결하기 위하여 게이트 영역에 2개의 T형 게이트 전극(103)을 제작하는 듀얼(Dual) T형 게이트 구조가 제안되어 있으나, 이를 형성하기 위한 공정이 어렵고 재현성이 떨어져 스위치 소자의 균일한 특성을 기대하기 어렵다.3 and 4, in order to solve the above problem, a dual T-type gate structure for manufacturing two T-type gate electrodes 103 in the gate region has been proposed, but a process for forming the same has been proposed. Difficult and reproducible, it is difficult to expect the uniform characteristics of the switch element.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 파이(П) 형태의 단면 구조와 미엔더(Meander) 형태의 평면 구조로 게이트 전극을 게이트 영역에 형성하여 게이트 면적을 증가시키고 이를 통해 게이트가 점유하는 공핍영역(Depletion layer)을 확장시킴으로써, 스위치 트랜지스터의 중요한 특성인 OFF상태에서의 소자 격리 특성 및 단위면적당 고전력 특성의 향상시킴과 동시에 두개의 T형 게이트 전극을 형성할 때 보다 안정된 반도체 공정을 이용함으로써 공정의 재현성을 확보할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다. Therefore, in order to solve the above problems, the gate electrode is formed in the gate region with a pie-shaped cross-sectional structure and a meander-shaped planar structure to increase the gate area and thereby occupy the gate. By expanding the depletion layer, it is possible to improve the device isolation characteristics and the high power characteristics per unit area in the OFF state, which are important characteristics of the switch transistor, and to use a more stable semiconductor process when forming two T-type gate electrodes. It is an object of the present invention to provide a transistor of a semiconductor device and a method of manufacturing the same, which can ensure the reproducibility of the process.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터는 반도체 기판의 상부에 소정의 패턴으로 오믹 접촉을 하는 소오스 전극 및 드레인 전극과, 소오스 전극 및 드레인 전극 사이의 구비된 파이(П)형 게이트 전극을 포함한다. A transistor of a semiconductor device according to an embodiment of the present invention includes a source electrode and a drain electrode having ohmic contact in a predetermined pattern on a semiconductor substrate, and a pi (П) gate electrode provided between the source electrode and the drain electrode. do.
이때, 게이트 전극은 쇼트키(Schottky) 전극으로 이루어며, 게이트 전극의 평면 구조는 미엔더 행태로 이루어진다. At this time, the gate electrode is made of Schottky electrode, the planar structure of the gate electrode is made of meander behavior.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 화합물 반도체 기판 상부에 오믹 접촉을 하는 소오스 전극과 드레인 전극을 소정의 패턴으로 형성하는 단계와, 전체 상부에 절연막을 형성하는 단계와, 식각 공정을 게이트 영역의 절연막에 2개의 평행한 개구 라인을 형성하는 단계 및 개구 라인이 매립되도록 전체 상부에 전도성 물질층을 형성한 후 패터닝 공정을 실시하여 파이형 게이트 전극을 형성하는 단계를 포함한다. In the method of manufacturing a transistor of a semiconductor device according to an embodiment of the present invention, forming a source electrode and a drain electrode in ohmic contact on a compound semiconductor substrate in a predetermined pattern, forming an insulating film on the entire upper portion, and etching process Forming two parallel opening lines in the insulating film of the gate region, and forming a pie-type gate electrode by performing a patterning process after forming a conductive material layer over the entire portion so that the opening lines are filled.
상기에서, 개구 라인을 형성하기 위하여 절연막을 제거하는 과정에서 소오스/드레인 전극 상부의 절연막도 제거한 후, 전도성 물질층을 절연막이 제거된 소오스/드레인 전극 상부에도 잔류시켜 패드를 형성할 수도 있다.In the above, the insulating film on the top of the source / drain electrodes may also be removed in the process of removing the insulating film to form the opening line, and then the conductive material layer may remain on the top of the source / drain electrode from which the insulating film is removed to form a pad.
한편, 전도성 물질층은 게이트 전극의 평면 구조가 미엔더 행태가 되도록 패턴닝된다. On the other hand, the conductive material layer is patterned such that the planar structure of the gate electrode becomes a meander behavior.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various different forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, like reference numerals refer to like elements.
도 5는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터를 설명하기 위한 평면도이고, 도 6은 본 발명의 실시예에 또 따른 반도체 소자의 트랜지스터를 설명하기 위한 평면도이고, 도 7은 도 5에 도시된 트랜지스터의 단면도이다.5 is a plan view for explaining a transistor of a semiconductor device according to an embodiment of the present invention, Figure 6 is a plan view for explaining a transistor of a semiconductor device according to an embodiment of the present invention, Figure 7 is shown in FIG. Section of a transistor.
도 5 및 도 7을 참조하면, 본 발명의 실시예에 따른 반도체 소자의 트랜지스터는 화합물 반도체 기판(501)의 채널층 상부에 오믹 접촉을 하는 소오스/드레인 전극(502a 및 502b)과, 파이(П)형 게이트 전극(504)에 의한 쇼트키(Schottky) 전극으로 이루어진다. 미설명된 도면 부호 503은 실리콘 질화막이고, 505는 게이트 전극(504)을 형성하는 과정에서 소오스/드레인 전극(502a 및 502b) 상부에 형성된 전도성 물질층로 이루어진 패드이다. 5 and 7, a transistor of a semiconductor device according to an embodiment of the present invention may include source / drain electrodes 502a and 502b having ohmic contact on a channel layer of a compound semiconductor substrate 501, and pi. A Schottky electrode is formed by the) gate electrode 504. Unexplained reference numeral 503 is a silicon nitride film, and 505 is a pad made of a conductive material layer formed on the source / drain electrodes 502a and 502b in the process of forming the gate electrode 504.
이렇게, 파이(П) 형태의 게이트 전극(504)을 트랜지스터의 게이트 전극으로 적용함으로써, 게이트 면적을 증가시키고 이를 통해 게이트가 점유하는 공핍영역(Depletion layer)을 확장시켜 스위치 트랜지스터의 중요한 특성인 OFF상태에서의 소자 격리 특성 및 단위면적당 고전력 특성을 향상시킬 수 있다. In this way, by applying the pie-shaped gate electrode 504 as the gate electrode of the transistor, the gate area is increased, and through this, the depletion layer occupied by the gate is expanded to turn off the OFF state, which is an important characteristic of the switch transistor. It is possible to improve device isolation characteristics and high power characteristics per unit area.
또한, 파이형 게이트 전극(504)의 형태는 도 3에서 도시된 일반적인 11자형 게이트 전극의 한쪽 게이트 전극이 공정상 불량으로 만들어지더라도 게이트의 머리(Gate head)의 일체로 인하여 게이트 전극이 정상으로 작동 할 수 있다. 이러한 현상은 반도체 공정의 수율을 향상시킬 수 있을 뿐만 아니라 반도체의 집적도를 향상시켜, 같은 특성에서 칩의 면적을 줄일 수 있으며 생산성을 향상시킬 수 있다.In addition, the shape of the pie-type gate electrode 504 is a gate electrode is normal due to the integration of the gate head even if one gate electrode of the general 11-shaped gate electrode shown in FIG. Can work. This phenomenon can not only improve the yield of the semiconductor process but also improve the degree of integration of the semiconductor, which can reduce the area of the chip in the same characteristics and improve productivity.
한편, 도 6에서와 같이, 파이(П) 형태의 게이트 전극(504)을 평면상태에서는 미엔더(Meander)형의 구조로 형성하면 게이트 전극의 면적이 증가하므로 고전력 특성을 향상시킬 수 있다. On the other hand, as shown in Figure 6, when the pie (П) -type gate electrode 504 is formed in a meander-type structure in a planar state, the area of the gate electrode increases, it is possible to improve the high power characteristics.
이하, 파이형 게이트 전극을 포함하는 트랜지스터의 제조 방법을 설명하면 다음과 같다. Hereinafter, a method of manufacturing a transistor including a pi-type gate electrode will be described.
도 8a 내지 도 8d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 및 그 제조 방법을 설명하기 위한 소자의 단면도들이다. 8A through 8D are cross-sectional views illustrating a transistor of a semiconductor device and a method for manufacturing the same according to an embodiment of the present invention.
도 8a를 참조하면, 화합물 반도체 기판(501) 상부에 오옴익 접촉을 하는 소오스 전극(502a)과 드레인 전극(502b)을 소정의 패턴으로 형성한다. 이때, 후속 공정에서 게이트 전극을 미엔더(Meander)형으로 형성할 것을 고려하여 소오스/드레인 전극(502a 및 502b)의 패턴을 결정한다. Referring to FIG. 8A, a source electrode 502a and a drain electrode 502b having ohmic contact on the compound semiconductor substrate 501 are formed in a predetermined pattern. In this case, the pattern of the source / drain electrodes 502a and 502b is determined in consideration of forming the gate electrode into a meander type in a subsequent process.
도 8b를 참조하면, 소오스/드레인 전극(502a 및 502b)을 포함한 전체 상부에 실리콘 질화막(503)을 형성한다. 실리콘 질화막(503)은 후속 공정에서 형성될 게이트 전극이 패턴을 결정하고, 게이트 전극과 반도체 기판(501) 사이에 일정한 간격을 유지하기 위하여 형성한다. 따라서, 실리콘 질화막(503) 대신에 통상적으로 사용되는 실리콘 산화막이나 절연막을 형성할 수도 있다.Referring to FIG. 8B, the silicon nitride film 503 is formed over the entire surface including the source / drain electrodes 502a and 502b. The silicon nitride film 503 is formed so that a gate electrode to be formed in a subsequent process determines a pattern, and maintains a constant gap between the gate electrode and the semiconductor substrate 501. Therefore, instead of the silicon nitride film 503, a conventionally used silicon oxide film or insulating film may be formed.
도 8c를 참조하면, 전체 상부에 게이트 영역 및 소오스 전극 및 드레인 전극(502a 및 502b)의 패드 부분이 정의된 포토레지스트 패턴(도시되지 않음)을 형성한 후 건식식각 공정으로 게이트가 올라가는 부분과 소오스 전극 및 드레인 전극(502a 및 502b)의 패드 부분의 실리콘 질화막(503)을 제거한다. 이때, 게이트 영역에는 게이트 전극을 파이 형태로 형성하기 위하여 실리콘 질화막(503)에 2개의 평행한 개구 라인(503a)을 형성한다. Referring to FIG. 8C, after the photoresist pattern (not shown) in which the pad portions of the gate region, the source electrode, and the drain electrodes 502a and 502b are defined is formed over the entire portion, the gate and the portion of the gate are raised by the dry etching process. The silicon nitride film 503 of the pad portions of the electrodes and the drain electrodes 502a and 502b is removed. In this case, two parallel opening lines 503a are formed in the silicon nitride film 503 in order to form the gate electrode in the pie form.
도 8d를 참조하면, 개구 라인(도 8c의 503a)을 포함한 전체 상부에 전도성 물질층을 형성한 후 패터닝 공정을 실시하여 파이형 게이트 전극(504)을 형성한다. 이때, 게이트 전극(504)은, 도 6에서 도시한 바와 같이, 평면상태에서 미엔더(Meander)형의 구조가 되도록 패터닝하여 형성한다. 동시에, 소오스/드레인 전극(502a 및 502b) 상부에는 전도성 물질층으로 이루어진 패드(505)가 각각 형성된다. 이로써, 파이형 게이트 전극(504)을 구비한 반도체 소자의 트랜지스터가 제조된다. Referring to FIG. 8D, the conductive material layer is formed over the entirety including the opening line (503a of FIG. 8C), and then the patterning process is performed to form the pi-type gate electrode 504. At this time, as shown in FIG. 6, the gate electrode 504 is formed by patterning it to have a meander structure in a planar state. At the same time, pads 505 made of a conductive material layer are formed on the source / drain electrodes 502a and 502b, respectively. As a result, a transistor of the semiconductor device having the pi-type gate electrode 504 is manufactured.
상술한 바와 같이, 본 발명은 파이(П) 형태의 단면 구조와 미엔더(Meander) 형태의 평면 구조로 게이트 전극을 게이트 영역에 형성하여 게이트 면적을 증가시키고 이를 통해 게이트가 점유하는 공핍영역(Depletion layer)을 확장시킴으로써, 스위치 트랜지스터의 중요한 특성인 OFF상태에서의 소자 격리 특성 및 단위면적당 고전력 특성의 향상시킴과 동시에 두개의 T형 게이트 전극을 형성할 때 보다 안정된 반도체 공정을 이용함으로써 공정의 재현성을 확보할 수 있다. As described above, the present invention forms a gate electrode in the gate region with a pie-shaped cross-sectional structure and a meander-shaped planar structure to increase the gate area, and thereby the depletion region occupied by the gate. layer to improve the device isolation characteristics in the OFF state, which is an important characteristic of the switch transistor, and the high power per unit area, and at the same time, use a more stable semiconductor process to form two T-type gate electrodes, thereby reproducing the process. It can be secured.
도 1은 종래 기술에 따른 반도체 소자의 트랜지스터를 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a transistor of a semiconductor device according to the prior art.
도 2는 도 1에 도시된 트랜지스터의 평면도이다. FIG. 2 is a plan view of the transistor illustrated in FIG. 1.
도 3은 종래 기술의 다른 실시예에 따른 반도체 소자의 트랜지스터를 설명하기 위한 단면도이다. 3 is a cross-sectional view for describing a transistor of a semiconductor device according to another embodiment of the prior art.
도 4는 도 3에 도시된 트랜지스터의 평면도이다.4 is a plan view of the transistor illustrated in FIG. 3.
도 5는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터를 설명하기 위한 평면도이다. 5 is a plan view illustrating a transistor of a semiconductor device according to an embodiment of the present invention.
도 6은 본 발명의 실시예에 또 따른 반도체 소자의 트랜지스터를 설명하기 위한 평면도이다.6 is a plan view illustrating a transistor of a semiconductor device in accordance with an embodiment of the present invention.
도 7은 도 5에 도시된 트랜지스터의 단면도이다.FIG. 7 is a cross-sectional view of the transistor illustrated in FIG. 5.
도 8a 내지 도 8d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 및 그 제조 방법을 설명하기 위한 소자의 단면도들이다. 8A through 8D are cross-sectional views illustrating a transistor of a semiconductor device and a method for manufacturing the same according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101, 501 : 반도체 기판 102a, 502a : 소오스 전극101, 501: semiconductor substrate 102a, 502a: source electrode
102b, 502b : 드레인 전극 503 : 실리콘 질화막102b and 502b drain electrode 503 silicon nitride film
503a : 개구 라인 103, 504 : 게이트 전극 503a: opening lines 103 and 504: gate electrode
505 : 전도성 물질층, 패드505: conductive material layer, pad
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