JPS63263747A - 実装基板の製造方法 - Google Patents
実装基板の製造方法Info
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- JPS63263747A JPS63263747A JP62097326A JP9732687A JPS63263747A JP S63263747 A JPS63263747 A JP S63263747A JP 62097326 A JP62097326 A JP 62097326A JP 9732687 A JP9732687 A JP 9732687A JP S63263747 A JPS63263747 A JP S63263747A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 14
- 230000001678 irradiating effect Effects 0.000 claims abstract description 4
- 238000010894 electron beam technology Methods 0.000 claims description 5
- 238000010884 ion-beam technique Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010574 gas phase reaction Methods 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、実装基板の製造方法に関し、特に、ＬＳＩチ
ップの実装に用いる実装基板に適用して有効な技術に関
するものである。
ップの実装に用いる実装基板に適用して有効な技術に関
するものである。
従来、ＬＳＩの高密度実装に適したパッケージとして、
チップキャリア型パッケージが知られている（例えば、
超ＬＳＩデバイスハンドブック。
チップキャリア型パッケージが知られている（例えば、
超ＬＳＩデバイスハンドブック。
ｐ、２２６〜ｐ、２２ｇ、１９８３年１１月２８日発行
、サイエンスフォーラム゛）、このチップキャリア方式
によりＬＳＩを実装する場合に用いる実装基板の材料と
しては、いわゆるアルミナグリーンシート（未焼結アル
ミナシート）が多用されている（例えば、同上、Ｐ、２
３９〜Ｐ、２４２） 、このグリーンシートを用いて実
装基板を形成する場合には、ＬＳＩの製造に用いられる
フォトリソグラフィー及びエツチングの手法によりスル
ーホールを形成し、次いで例えばＷペーストを印刷する
ことによりこのスルーホールにＷを充填した後、グリー
ンシートの焼結を行う。
、サイエンスフォーラム゛）、このチップキャリア方式
によりＬＳＩを実装する場合に用いる実装基板の材料と
しては、いわゆるアルミナグリーンシート（未焼結アル
ミナシート）が多用されている（例えば、同上、Ｐ、２
３９〜Ｐ、２４２） 、このグリーンシートを用いて実
装基板を形成する場合には、ＬＳＩの製造に用いられる
フォトリソグラフィー及びエツチングの手法によりスル
ーホールを形成し、次いで例えばＷペーストを印刷する
ことによりこのスルーホールにＷを充填した後、グリー
ンシートの焼結を行う。
しかしながら１本発明者の検討によれば、前記グリーン
シートの焼結時に伴われる収縮により、スルーホール間
の間隔が焼結前とは異なってしまうため、スルーホール
を高い位置精度で形成することが難しい。この結果、こ
のスルーホールに充填されたＷから成る接続配線と接続
される配線を前記シート上に形成するためのフォトリソ
グラフィ一工程におけるアラインメントに支障を来すと
いう問題があった。
シートの焼結時に伴われる収縮により、スルーホール間
の間隔が焼結前とは異なってしまうため、スルーホール
を高い位置精度で形成することが難しい。この結果、こ
のスルーホールに充填されたＷから成る接続配線と接続
される配線を前記シート上に形成するためのフォトリソ
グラフィ一工程におけるアラインメントに支障を来すと
いう問題があった。
本発明の目的は、高い位置精度で形成された微細なスル
ーホールに接続配線を構成する金属が充填された実装基
板を製造することができる技術を提供することにある。
ーホールに接続配線を構成する金属が充填された実装基
板を製造することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 すなわ
ち、半導体基板にビームを照射することによりスルーホ
ールを形成する工程と、前記半導体基板を熱酸化するこ
とによりその表面に絶縁膜を形成する工程と、前記スル
ーホールの内部に金属を充填する工程とを具備している
。
要を簡単に説明すれば、下記のとおりである。 すなわ
ち、半導体基板にビームを照射することによりスルーホ
ールを形成する工程と、前記半導体基板を熱酸化するこ
とによりその表面に絶縁膜を形成する工程と、前記スル
ーホールの内部に金属を充填する工程とを具備している
。
上記した手段によれば、ビーム照射によりスルーホール
を形成しているため、高い位置精度でしかも微細なスル
ーホールを形成することができるとともに、このスルー
ホールに金属を充填することにより接続配線を形成する
ことができる。
を形成しているため、高い位置精度でしかも微細なスル
ーホールを形成することができるとともに、このスルー
ホールに金属を充填することにより接続配線を形成する
ことができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
な云、実施例を説明するための全回において。
同一機能を有するものには同一符号を付け、その繰り返
しの説明は省略する。
しの説明は省略する。
第１図に示すように、まず例えばシリコン基板のような
半導体基板１に例えば電子ビームを照射することにより
、例えば直径１００μｍ程度の微細なスルーホール１ａ
を多数形成する。この電子ビーム照射は１例えば大形の
電子銃を有する電子線直接描画装置を用いて行うことが
でき、これによって極めて高い位置精度でスルーホール
１ａを形成することができるる。従って、スルーホール
１８間の間隔を例えば２００μｍ程度に小さくすること
ができるので、後述の入出力ピン９（第４図参照）を高
密度で配置することができ、これによって入出力ピン９
の多ピン化を図ることができる。なお、前記電子ビーム
の代わりに例えばイオンビームを用いてもよい。
半導体基板１に例えば電子ビームを照射することにより
、例えば直径１００μｍ程度の微細なスルーホール１ａ
を多数形成する。この電子ビーム照射は１例えば大形の
電子銃を有する電子線直接描画装置を用いて行うことが
でき、これによって極めて高い位置精度でスルーホール
１ａを形成することができるる。従って、スルーホール
１８間の間隔を例えば２００μｍ程度に小さくすること
ができるので、後述の入出力ピン９（第４図参照）を高
密度で配置することができ、これによって入出力ピン９
の多ピン化を図ることができる。なお、前記電子ビーム
の代わりに例えばイオンビームを用いてもよい。
次に第２図に示すように、前記半導体基板１を熱酸化す
ることにより、スルーホール１ａの内周面を含めてその
表面全体に例えばＳｉｎ、膜のような絶縁膜２を形成す
る。
ることにより、スルーホール１ａの内周面を含めてその
表面全体に例えばＳｉｎ、膜のような絶縁膜２を形成す
る。
次に、例えば第５図に示すようなＣＶＤ装置の反応管３
内に前記半導体基板１を収容し、この半導体基板１を所
定温度に加熱した状態で反応管３の一端から例えば六フ
ッ化タングステン（ＷＦＧ）と水素（Ｈｌ）とを前記半
導体基板１と垂直方向に流して、次式で示される気相反
応を行わせる。
内に前記半導体基板１を収容し、この半導体基板１を所
定温度に加熱した状態で反応管３の一端から例えば六フ
ッ化タングステン（ＷＦＧ）と水素（Ｈｌ）とを前記半
導体基板１と垂直方向に流して、次式で示される気相反
応を行わせる。
ＷＦＧ＋３Ｈ，→Ｗ＋ ６ ＨＦ
この反応の際、前記反応ガスは半導体基板１のスルーホ
ール１ａを通って流れる。この気相反応により生じるＷ
の堆積により、第３図に示すように、スルーホール１ａ
の内部がＷで充填されて、絶縁膜２により半導体基板１
と絶縁された状態で接続配、５ｌｉＩ４を形成すること
ができる。なお、この気相反応の際には、スルーホール
１ａ部以外の絶縁膜２の表面にもＷが堆積するため、実
際にはＷの堆積後、半導体基板１の両面を研磨して不要
なＷを除去する。第３図は、この研磨後の状態を示す。
ール１ａを通って流れる。この気相反応により生じるＷ
の堆積により、第３図に示すように、スルーホール１ａ
の内部がＷで充填されて、絶縁膜２により半導体基板１
と絶縁された状態で接続配、５ｌｉＩ４を形成すること
ができる。なお、この気相反応の際には、スルーホール
１ａ部以外の絶縁膜２の表面にもＷが堆積するため、実
際にはＷの堆積後、半導体基板１の両面を研磨して不要
なＷを除去する。第３図は、この研磨後の状態を示す。
第４図は、このようにして形成された半導体基板１を実
装基板として用いたいわゆるマルチチップモジュールを
示す。第４図に示すように、このマルチチップモジュー
ルにおいては、前記半導体基板ｌ上に１例えばポリイミ
ド樹脂のような絶縁物５により互いに絶縁された例えば
アルミニウム配線から成る多層配線６が形成されている
。この多層配線６の端部には例えばはんだバンプ７が設
けられ、このはんだバンプ７を介して例えばシリコンチ
ップのようなＬＳＩチップ８が複数個実装されている。
装基板として用いたいわゆるマルチチップモジュールを
示す。第４図に示すように、このマルチチップモジュー
ルにおいては、前記半導体基板ｌ上に１例えばポリイミ
ド樹脂のような絶縁物５により互いに絶縁された例えば
アルミニウム配線から成る多層配線６が形成されている
。この多層配線６の端部には例えばはんだバンプ７が設
けられ、このはんだバンプ７を介して例えばシリコンチ
ップのようなＬＳＩチップ８が複数個実装されている。
なお、前記はんだバンプ７は、ＬＳＩチップ８に設けら
れたポンディングパッド（図示せず）に接続されている
。また、ＬＳＩチップ８は、前記多層配線６及び接続配
線４により入出力ピン９に接続されている。
れたポンディングパッド（図示せず）に接続されている
。また、ＬＳＩチップ８は、前記多層配線６及び接続配
線４により入出力ピン９に接続されている。
この第４図に示すマルチチップモジュールによれば、半
導体基板１から成る実装基板とＬＳＩチップ８とが同一
材料（例えばシリコン）により構成されているので、実
装基板とＬＳＩチップ８との熱膨張係数の差がなく、従
ってこの熱膨張係数の差に起因してはんだバンプ７部に
熱応力が発生するのを防止することができる。これによ
って、温度サイクル寿命の向上を図ることができるとと
もに、ＬＳＩチップ８の大形化を図ることができる。
導体基板１から成る実装基板とＬＳＩチップ８とが同一
材料（例えばシリコン）により構成されているので、実
装基板とＬＳＩチップ８との熱膨張係数の差がなく、従
ってこの熱膨張係数の差に起因してはんだバンプ７部に
熱応力が発生するのを防止することができる。これによ
って、温度サイクル寿命の向上を図ることができるとと
もに、ＬＳＩチップ８の大形化を図ることができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、上述の実施例においては、接続配線４を構成す
る金属としてＷを用いたが、その他の金属、例えばＭｏ
やＡ１を用いてもよい。また、これらの金属は、ＣＶＤ
法以外の方法、例えば無電解めっきにより形成してもよ
い。
る金属としてＷを用いたが、その他の金属、例えばＭｏ
やＡ１を用いてもよい。また、これらの金属は、ＣＶＤ
法以外の方法、例えば無電解めっきにより形成してもよ
い。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、高い位置精度で形成された微細なスルーホー
ルに接続配線を構成する金属が充填された実装基板を製
造することができる。
ルに接続配線を構成する金属が充填された実装基板を製
造することができる。
第１図〜第３図は１本発明の一実施例による実装基板の
製造方法を工程順に説明するための断面図、 第４図は、第１図〜第３図に示す実装基板の製造方法に
より製造された実装基板を用いてＬＳＩチップを実装し
たマルチチップモジュールを示す断面図、 第５図は、
第１図〜第３図に示す実装基板の製造方法においてＣＶ
Ｄ法により接続配線を形成する方法を示す断面図である
。 図中、１・・・半導体基板、１ａ・・・スルーホール。 ２・・・絶縁膜、３・・・反応管、４・・・接続配線、
６・・・多層配線、７・・・はんだバンプ、８・・・Ｌ
ＳＩチップ、９・・・入出力ピンである。 第 １ 図 第 ３ 図 ４５枦肇を幻と才オｔ
製造方法を工程順に説明するための断面図、 第４図は、第１図〜第３図に示す実装基板の製造方法に
より製造された実装基板を用いてＬＳＩチップを実装し
たマルチチップモジュールを示す断面図、 第５図は、
第１図〜第３図に示す実装基板の製造方法においてＣＶ
Ｄ法により接続配線を形成する方法を示す断面図である
。 図中、１・・・半導体基板、１ａ・・・スルーホール。 ２・・・絶縁膜、３・・・反応管、４・・・接続配線、
６・・・多層配線、７・・・はんだバンプ、８・・・Ｌ
ＳＩチップ、９・・・入出力ピンである。 第 １ 図 第 ３ 図 ４５枦肇を幻と才オｔ
Claims (1)
- 【特許請求の範囲】 １、半導体基板にビームを照射することによりスルーホ
ールを形成する工程と、前記半導体基板を熱酸化するこ
とによりその表面に絶縁膜を形成する工程と、前記スル
ーホールの内部に金属を充填する工程とを具備すること
を特徴とする実装基板の製造方法。 ２、前記ビームが電子ビーム又はイオンビームであるこ
とを特徴とする特許請求の範囲第１項記載の実装基板の
製造方法。 ３、ＣＶＤ法により前記スルーホールに前記金属を充填
するようにしたことを特徴とする特許請求の範囲第１項
又は第２項記載の実装基板の製造方法。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097326A JPS63263747A (ja) | 1987-04-22 | 1987-04-22 | 実装基板の製造方法 |
| KR88003425A KR960012649B1 (en) | 1987-04-22 | 1988-03-29 | Wafer scale or full wafer memory system, package, method thereof and wafer processing method employed therein |
| EP92112517A EP0516185B1 (en) | 1987-04-22 | 1988-04-08 | Wafer-scale semiconductor integrated circuit device |
| DE88303160T DE3882074T2 (de) | 1987-04-22 | 1988-04-08 | Verpackung von integrierten Halbleiterschaltungen. |
| EP88303160A EP0288186B1 (en) | 1987-04-22 | 1988-04-08 | Packaging of semiconductor integrated circuits |
| SG1995905451A SG36588G (en) | 1987-04-22 | 1988-04-08 | Packaging of semiconductor integrated circuits |
| DE3856019T DE3856019T2 (de) | 1987-04-22 | 1988-04-08 | Integrierte Halbleiterschaltungen Vorrichtung von Scheibengrösse |
| US07/627,881 US5191224A (en) | 1987-04-22 | 1990-12-13 | Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein |
| US07/960,848 US5309011A (en) | 1987-04-22 | 1992-10-14 | Wafer scale or full wafer memory system, packaging method thereof, and wafer processing method employed therein |
| KR93004115A KR970001885B1 (en) | 1987-04-22 | 1993-03-18 | Wafer scale semiconductor device |
| HK28096A HK28096A (en) | 1987-04-22 | 1996-02-15 | Packaging of semiconductor integrated circuits |
| HK98101603A HK1003348A1 (en) | 1987-04-22 | 1998-03-02 | Wafer-scale semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097326A JPS63263747A (ja) | 1987-04-22 | 1987-04-22 | 実装基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263747A true JPS63263747A (ja) | 1988-10-31 |
Family
ID=14189362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62097326A Pending JPS63263747A (ja) | 1987-04-22 | 1987-04-22 | 実装基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382190A (ja) * | 1989-08-25 | 1991-04-08 | Fujitsu Ltd | ビアの形成方法 |
| JP2007208296A (ja) * | 2001-09-20 | 2007-08-16 | Fujikura Ltd | 充填金属部付き部材 |
-
1987
- 1987-04-22 JP JP62097326A patent/JPS63263747A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382190A (ja) * | 1989-08-25 | 1991-04-08 | Fujitsu Ltd | ビアの形成方法 |
| JP2007208296A (ja) * | 2001-09-20 | 2007-08-16 | Fujikura Ltd | 充填金属部付き部材 |
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