JPS63257247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63257247A JPS63257247A JP9140887A JP9140887A JPS63257247A JP S63257247 A JPS63257247 A JP S63257247A JP 9140887 A JP9140887 A JP 9140887A JP 9140887 A JP9140887 A JP 9140887A JP S63257247 A JPS63257247 A JP S63257247A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔］既要〕
アルミニウム（ＡＩ）配線層を有するＬＳＩデバイスで
、 ＡＩのヒロック防止膜としてスパッタ二酸化珪素（
ＳｉＯ□）層等の絶縁層をＡｌ配線層上に被着すると。
、 ＡＩのヒロック防止膜としてスパッタ二酸化珪素（
ＳｉＯ□）層等の絶縁層をＡｌ配線層上に被着すると。
カバレージの悪い部分のＡＩ配線層が後工程で被着する
平坦化絶縁層と反応してΔ１配綿層の欠損や。
平坦化絶縁層と反応してΔ１配綿層の欠損や。
平坦化絶縁層の上に被着した層間絶縁層にふくらみを生
しることがあった。この対策としてスパッタ５ｉ０２層
被着後、＾１配線層を酸化してＡＩの露出部にアルミナ
を形成する方法を提起する。
しることがあった。この対策としてスパッタ５ｉ０２層
被着後、＾１配線層を酸化してＡＩの露出部にアルミナ
を形成する方法を提起する。
本発明は半導体装置の製造方法に係り、とくにＡＩ配線
層を有するＬＳＩデバイスの層間絶縁方法に関する。
層を有するＬＳＩデバイスの層間絶縁方法に関する。
Ａｌ配線層上にスパッタＳｉＯ□（Ｓ−３ｉＯ□）層被
着し。
着し。
平坦化絶縁層としてＳＯＧ （スピンオングラス）層を
形成すると、その後の層間絶縁層となる気相成長（ＣＶ
Ｄ）法によるＰＳＧ （ｉ珪酸ガラス）層形成後に。
形成すると、その後の層間絶縁層となる気相成長（ＣＶ
Ｄ）法によるＰＳＧ （ｉ珪酸ガラス）層形成後に。
配線層上または配線層に沿って絶縁層がふくらんでしま
うことがある。
うことがある。
また、その近くでは必ずＡＩの欠損が生じており。
へ１配線が細くなり、切れやすくなる現象がしばしば起
こる。
こる。
これらの現象の内、 Ａｔの欠損はＳＯＧを形成しない
ときにも起こるため、デバイスの信頼性に不安があった
。
ときにも起こるため、デバイスの信頼性に不安があった
。
第２図（１）〜（４）は従来例による工程を説明する断
面図、第２１１Ｊ（１’）、（２’）は詳細断面図であ
る。
面図、第２１１Ｊ（１’）、（２’）は詳細断面図であ
る。
詳細図の（１’）、（２’）はそれぞれ（１１，（２＋
に対応する。
に対応する。
第２図（１）において、珪素（Ｓｉ）基板１上に１例え
ば厚さ１μｍのドープｌ−ＰＳＧ （Ｄ−ＰＳＧ）層２
を形成し２この上に配線層として厚さ０．５μｍのへ１
層を被着シ２２通常パターニングによりＡｌ配線層３を
形成する。
ば厚さ１μｍのドープｌ−ＰＳＧ （Ｄ−ＰＳＧ）層２
を形成し２この上に配線層として厚さ０．５μｍのへ１
層を被着シ２２通常パターニングによりＡｌ配線層３を
形成する。
形成されたＡｌ配線層３の表面は自然酸化によるアルミ
ナ層で覆われている。
ナ層で覆われている。
第２図＋ｚ＋において、スパッタ法を用いて、基板上に
Ａｔのヒロック防止膜としてＳ−３ｉＯ□層４を被着す
る。
Ａｔのヒロック防止膜としてＳ−３ｉＯ□層４を被着す
る。
この際、 Ａｌ配線層３の肩の部分や、根元の部分のカ
バレージが悪く、従ってＳ−３ｉＯ□層４はこの部分で
なくなるか、薄くなる場合が多い。
バレージが悪く、従ってＳ−３ｉＯ□層４はこの部分で
なくなるか、薄くなる場合が多い。
第２図（３）において、カバレージ（段差被覆）を改善
するために基板上にＳＯＧをスピンコードし。
するために基板上にＳＯＧをスピンコードし。
焼成してＳＯＧ層５を形成する。
第２図（４）において基板上にメインの眉間絶縁層とし
てドープしないｐｓｃ（Ｉ−ｐｓｃ）ＩＮ ６を被着す
る。
てドープしないｐｓｃ（Ｉ−ｐｓｃ）ＩＮ ６を被着す
る。
以上で層間絶縁層の形成を終わり、この後上層の配線層
を形成する。
を形成する。
従来例による工程では、 Ｉ−ＰＳＧ Ｎ形成後、この
層にふくらみを生じ、上層配線工程を困難にする。
層にふくらみを生じ、上層配線工程を困難にする。
また、 Ａｌ配線層の欠損現象を生じ、デバイスの製造
歩留と信頼性を低下する。
歩留と信頼性を低下する。
上記問題点の解決は、基板上にアルミニウム層を形成し
、パターニングしてアルミニウム配線層を形成する工程
と、該基板上にスパッタ法により第１の絶縁層を被着す
る工程と、該アルミニウム配線層を酸化する工程と、該
基板上に第２の絶縁層を被着する工程とを有する半導体
装置の装造方法によって達成される。
、パターニングしてアルミニウム配線層を形成する工程
と、該基板上にスパッタ法により第１の絶縁層を被着す
る工程と、該アルミニウム配線層を酸化する工程と、該
基板上に第２の絶縁層を被着する工程とを有する半導体
装置の装造方法によって達成される。
前記アルミニウム配線層を酸化する工程の一例として発
煙硝酸処理がある。
煙硝酸処理がある。
ＡＩ欠損現象はＳ−３ｉＯｚ層上にＳＯＧ層を形成した
ときに顕著であるため２本発明者はＳＯＧとＡＩの反応
を調べたところ、 ＡｔとＳＯＧ中の有機成分または水
分が反応することにより、とくにＳＯＧ中に重金属が含
まれるときはその触媒作用により激しく反応してＡＩが
喰われ、ガス発生により１−ＰＳＧ ｉがふくらむこと
を確かめた。
ときに顕著であるため２本発明者はＳＯＧとＡＩの反応
を調べたところ、 ＡｔとＳＯＧ中の有機成分または水
分が反応することにより、とくにＳＯＧ中に重金属が含
まれるときはその触媒作用により激しく反応してＡＩが
喰われ、ガス発生により１−ＰＳＧ ｉがふくらむこと
を確かめた。
通常はＡ１表面はアルミナが形成されているために非常
に安定と考えられるが、スパッタによるＳ−５ｉＯ□の
堆積時には表面のアルミナ層が削りとられることが、こ
の現象の原因であることがわかったので２本発明はスパ
ッタ膜形成後にアルミナ形成処理を行うようにしたもの
である。
に安定と考えられるが、スパッタによるＳ−５ｉＯ□の
堆積時には表面のアルミナ層が削りとられることが、こ
の現象の原因であることがわかったので２本発明はスパ
ッタ膜形成後にアルミナ形成処理を行うようにしたもの
である。
アルミナ形成処理に発煙硝酸を用いると、濃硝酸はＡＩ
を溶かさないが、有機物を分解し、露出したＡ１表面を
アルミナ化することができる。
を溶かさないが、有機物を分解し、露出したＡ１表面を
アルミナ化することができる。
第１図（１）〜（４）は本発明による工程を説明する断
面図、第１図（１’）、（２’）、（２“）は詳細断面
図である。
面図、第１図（１’）、（２’）、（２“）は詳細断面
図である。
詳細図の（１′）は（１）に、（２’）、（２“）は（
２）に対応する。
２）に対応する。
第１図（１）において、 Ｓｉ基板１上に１例えば厚さ
１μｍのＤ−ＰＳＧ層２を形成し、この上に配線層とし
て厚さ０．５μｍのＡ１層を被着し２通常のパターニン
グによりＡｌ配線層３を形成する。
１μｍのＤ−ＰＳＧ層２を形成し、この上に配線層とし
て厚さ０．５μｍのＡ１層を被着し２通常のパターニン
グによりＡｌ配線層３を形成する。
形成されたＡｌ配′！ｒ！Ａ層３の表面は自然酸化によ
るアルミナ層で覆われている。
るアルミナ層で覆われている。
第１図（２）において、スパッタ法を用いて、基板上に
Ａｔのヒロック防止膜としてＳ−３ｉ０２層４を被着す
る。
Ａｔのヒロック防止膜としてＳ−３ｉ０２層４を被着す
る。
Ｓ−５ｉＯ□の被着は、スパッタ室内の平行平板電極の
一方の電極上に基板を裁せ他方の電極にＳｉＯ□ターゲ
ットを保持し、スパッタ室を１０−”ｒｏｒｒに減圧し
てアルゴン（Δｒ）を５０〜１００ ｃｃ／分の流量で
４人し、電極間に周波数１３．５６ Ｍｌ（ｚの電力を
基板光たり １００ ｗ印加して行った。
一方の電極上に基板を裁せ他方の電極にＳｉＯ□ターゲ
ットを保持し、スパッタ室を１０−”ｒｏｒｒに減圧し
てアルゴン（Δｒ）を５０〜１００ ｃｃ／分の流量で
４人し、電極間に周波数１３．５６ Ｍｌ（ｚの電力を
基板光たり １００ ｗ印加して行った。
この際、へ１配線層３の肩の部分や、根元の部分のカバ
レージが悪＜、Ｓ−５ｉＯ□層４はこの部分でなくなる
か、薄くなる場合が多い。
レージが悪＜、Ｓ−５ｉＯ□層４はこの部分でなくなる
か、薄くなる場合が多い。
以上の工程は従来例と全（同じであるが９本発明はここ
で発煙硝酸によるアルミナ形成処理を行う。
で発煙硝酸によるアルミナ形成処理を行う。
発煙硝酸（ＩＩＮＯ，）は９７％のものを用い、この液
中にＡＩ配線層３上にＳ−３ｉＯｚ層４を堆積した基板
１を１〜５分間浸漬し、その後水洗する。
中にＡＩ配線層３上にＳ−３ｉＯｚ層４を堆積した基板
１を１〜５分間浸漬し、その後水洗する。
第１図（３）において、カバーレジを改善するために基
板上にＳＯＧをスピンコードＬ＋ｔＡ成してＳＯＧ層５
を形成する。
板上にＳＯＧをスピンコードＬ＋ｔＡ成してＳＯＧ層５
を形成する。
第１図（４）において基板上にメインの層間絶縁層とし
てＩ−ＰＳＧ厄６を被着する。
てＩ−ＰＳＧ厄６を被着する。
以上で層間絶縁層の形成を終わり、この後土居の配線層
を形成する。
を形成する。
本発明はアルミナ形成処理によりスパッタ堆積中に削り
とられたアルミナ（α型）はほぼ回復することにより、
その後のＳＯＧ形成や、 Ｉ−ＰＳＧの形成時にＡＩと
有機物または水分との反応はなくなるため、 Ａｌの欠
損は防止できる。
とられたアルミナ（α型）はほぼ回復することにより、
その後のＳＯＧ形成や、 Ｉ−ＰＳＧの形成時にＡＩと
有機物または水分との反応はなくなるため、 Ａｌの欠
損は防止できる。
実施例においては、アルミニウム配線層を酸化するアル
ミナ形成工程として発煙硝酸処理を用いたが、これの代
わりにＡｌの陽極酸化法、オゾン酸化法を用いてもよい
。
ミナ形成工程として発煙硝酸処理を用いたが、これの代
わりにＡｌの陽極酸化法、オゾン酸化法を用いてもよい
。
前者は通常の陽極酸化法により、後者は２例えば２００
〜３００℃に熱した基板を入れた反応室に２〜１０％の
オゾンを含んだ酸素を５〜１Ｍ／分の流量で流して、
ＡＩを酸化する。
〜３００℃に熱した基板を入れた反応室に２〜１０％の
オゾンを含んだ酸素を５〜１Ｍ／分の流量で流して、
ＡＩを酸化する。
以上説明したように本発明によれば、層間絶縁層にふく
らみを生じたり、 ＡＩ配線層に欠損現象を生じたりす
ることを防止し、デバイスの製造歩留と信頼性を向上す
ることができる。
らみを生じたり、 ＡＩ配線層に欠損現象を生じたりす
ることを防止し、デバイスの製造歩留と信頼性を向上す
ることができる。
【図面の簡単な説明】
第１図（１）〜（４）、（１’）、（２’）、（２”）
は本発明による工程を説明する断面図。 第２図（１）〜ｆ４）、 （１’ ）、 （２’ ）は
従来例による工程を説明する断面図である。 図において。 １はＳｉ基板。 ２はＤ−ＰＳＧ層。 ３はＡＩ配線層。 ４はヒロック防止膜でＳ−５ｉＯ７層。 ５ばＳＯＧ層。 ６は層間絶縁層でＩ−ＰＳＧ層 図面の、９四 本発明の町品目 第１ 図 税東イダ何６リ 自ｒ印ｎ１Δβ］ 第２図 図面７）浄書 イ圧−釆イト」の 断面 巳 第２図 手続補正書（旅 ３、補正をする者 羽生との関係 特許出願人 住所 神奈用駒１１崎市中原区上小田中１０１５番地（
５２２）名称 富 士 通 株 式 会
社４、代理人 住所 神奈川県用崎市中原区と小口中１０１５番地昭和
６２年 ６月３０日 （発送日） ６、補正の対象 （１）明細書の「図面の簡単な説明」の欄（２）因面第
１図（１’） （２’） （２〃）及び第２図（１
′） （２’）７、補正の内容 （１）明細書の第９頁第５行目の 「第１図（１）〜（４）、 （１’）、 （２′）、
（２ｌｔ） ｊを７第１図＋１）〜（７）」と補正す
る。 （２）明細書の第９頁第７行目の 「第２図（１）〜（４）、 （１’）、 （２′）
Ｊを「第２図（１）〜（６）」と補正する。 （３）図面を別紙の通り補正する。 ８、添付書類の目録 補正図面 手続ネ市正店Ｉ自頒、１１氾 昭ｆ目 年 月 日 ６２．７．１４ 昭和６２年 特許願第 ９１４０３号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 朋キとの関係 特許出願人 住所 神奈川！…ＩＩ崎市中原区、上小田中小口１５番
地（５２２）名称 富 士 通 株 式 会
社４、代理人 住所 神奈川県用碕市中原区上小口中１０１５番地富
士 通 株 式 会 社 内７、補正の
内容 （１）本願明細書の第３頁第９行目の 「第２図（１′）、 （２′） Ｊを「第２図（５＋、
（６１Ｊと補正する。 （２）本願明細書の第３頁第１０行目の「詳細図の（１
’）、 （２’） Ｊを「詳細図の（５）。 （６）」と補正する。 （３）本願明細書の第６頁第９行目の 「第１図（１′）＋ （２’）＋ （２〃） Ｊを「第
１図（５１，＋６１． （７１Ｊと補正する。 （４）本願明細書の第６頁第１１行目〜第１２行目の「
詳細図の（１′）はｎ）に、 （２’）、（２〃）は
峙（２）に対応する。」を「詳細図の（５）は（１１に
、＋６１゜（７）は（２）に対応する。」と補正する。
は本発明による工程を説明する断面図。 第２図（１）〜ｆ４）、 （１’ ）、 （２’ ）は
従来例による工程を説明する断面図である。 図において。 １はＳｉ基板。 ２はＤ−ＰＳＧ層。 ３はＡＩ配線層。 ４はヒロック防止膜でＳ−５ｉＯ７層。 ５ばＳＯＧ層。 ６は層間絶縁層でＩ−ＰＳＧ層 図面の、９四 本発明の町品目 第１ 図 税東イダ何６リ 自ｒ印ｎ１Δβ］ 第２図 図面７）浄書 イ圧−釆イト」の 断面 巳 第２図 手続補正書（旅 ３、補正をする者 羽生との関係 特許出願人 住所 神奈用駒１１崎市中原区上小田中１０１５番地（
５２２）名称 富 士 通 株 式 会
社４、代理人 住所 神奈川県用崎市中原区と小口中１０１５番地昭和
６２年 ６月３０日 （発送日） ６、補正の対象 （１）明細書の「図面の簡単な説明」の欄（２）因面第
１図（１’） （２’） （２〃）及び第２図（１
′） （２’）７、補正の内容 （１）明細書の第９頁第５行目の 「第１図（１）〜（４）、 （１’）、 （２′）、
（２ｌｔ） ｊを７第１図＋１）〜（７）」と補正す
る。 （２）明細書の第９頁第７行目の 「第２図（１）〜（４）、 （１’）、 （２′）
Ｊを「第２図（１）〜（６）」と補正する。 （３）図面を別紙の通り補正する。 ８、添付書類の目録 補正図面 手続ネ市正店Ｉ自頒、１１氾 昭ｆ目 年 月 日 ６２．７．１４ 昭和６２年 特許願第 ９１４０３号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 朋キとの関係 特許出願人 住所 神奈川！…ＩＩ崎市中原区、上小田中小口１５番
地（５２２）名称 富 士 通 株 式 会
社４、代理人 住所 神奈川県用碕市中原区上小口中１０１５番地富
士 通 株 式 会 社 内７、補正の
内容 （１）本願明細書の第３頁第９行目の 「第２図（１′）、 （２′） Ｊを「第２図（５＋、
（６１Ｊと補正する。 （２）本願明細書の第３頁第１０行目の「詳細図の（１
’）、 （２’） Ｊを「詳細図の（５）。 （６）」と補正する。 （３）本願明細書の第６頁第９行目の 「第１図（１′）＋ （２’）＋ （２〃） Ｊを「第
１図（５１，＋６１． （７１Ｊと補正する。 （４）本願明細書の第６頁第１１行目〜第１２行目の「
詳細図の（１′）はｎ）に、 （２’）、（２〃）は
峙（２）に対応する。」を「詳細図の（５）は（１１に
、＋６１゜（７）は（２）に対応する。」と補正する。
Claims (2)
- （１）基板上にアルミニウム層を形成し、パターニング
してアルミニウム配線層を形成する工程と、該基板上に
スパッタ法により第１の絶縁層を被着する工程と、 該アルミニウム配線層を酸化する工程と、 該基板上に第２の絶縁層を被着する工程 とを有することを特徴とする半導体装置の製造方法。 - （２）前記アルミニウム配線層を酸化する工程は発煙硝
酸処理により行うことを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140887A JPS63257247A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140887A JPS63257247A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63257247A true JPS63257247A (ja) | 1988-10-25 |
| JPH0573260B2 JPH0573260B2 (ja) | 1993-10-14 |
Family
ID=14025553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9140887A Granted JPS63257247A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257247A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192183A (ja) * | 1975-02-10 | 1976-08-12 | ||
| JPS57176747A (en) * | 1981-04-23 | 1982-10-30 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58197748A (ja) * | 1982-05-13 | 1983-11-17 | Nec Corp | 半導体装置の製造方法 |
| JPS604240A (ja) * | 1983-06-22 | 1985-01-10 | Nec Corp | 半導体装置 |
-
1987
- 1987-04-14 JP JP9140887A patent/JPS63257247A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192183A (ja) * | 1975-02-10 | 1976-08-12 | ||
| JPS57176747A (en) * | 1981-04-23 | 1982-10-30 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58197748A (ja) * | 1982-05-13 | 1983-11-17 | Nec Corp | 半導体装置の製造方法 |
| JPS604240A (ja) * | 1983-06-22 | 1985-01-10 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573260B2 (ja) | 1993-10-14 |
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