JPS6325711B2 - - Google Patents

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JPS6325711B2
JPS6325711B2 JP57128463A JP12846382A JPS6325711B2 JP S6325711 B2 JPS6325711 B2 JP S6325711B2 JP 57128463 A JP57128463 A JP 57128463A JP 12846382 A JP12846382 A JP 12846382A JP S6325711 B2 JPS6325711 B2 JP S6325711B2
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JP
Japan
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semiconductor chip
source electrode
electrode wiring
drain
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JP57128463A
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Naofumi Tsuzuki
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NEC Corp
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】 本発明は超高周波用電界効果トランジスタに関
する。
現在、GaAsなどの化合物半導体を素材とした
電界効果トランジスタ（以下GaAs FETまたは
単にFETと称する）が準ミリ波帯およびミリ波
帯までの実用化を目的として研究されている。こ
のような高周波帯ではチツプの容器への実装が特
性に大きな影響を与えるから、チツプの性能改善
と並行してチツプの高周波特性を低下させない実
装およびそれに適したチツプの形状が重要な設計
因子となる。
第１図は準ミリ波帯より低い周波数帯、Ｃ帯か
らＸ帯、に用いる従来のGaAs FETの構造を示
す。セラミツクなどの絶縁基板９の上表面にメタ
ライズ層１０，１１，１２を設ける。そしてゲー
ト電極１，ソース電極２，およびドレイン電極３
を有するFETチツプ４をメタライズ部分１１上
に鑞で溶着して搭載し、次にワイヤボンデイング
法を用いて金属細線（ボンデイングワイヤ）５，
６，７，８により各電極のボンデイングパツトと
メタライズ部分とを接続する。メタライズ部分１
０，１１，１２はそれぞれ入力リード，接地リー
ド，出力リードになるが、この部分は面積が広く
しかも充分の厚さのメタライズがされているから
高周波特性に影響しない。しかしボンデイングワ
イヤは細い線であるから、電気的に抵抗およびイ
ンダクタンスをもち、特にソース電極２から接地
リード１１へのボンデイング線６，７は増幅回路
の接地インピーダンスを示し、利得・雑音指数な
どの高周波特性を低下させる。このため極力ワイ
ヤの長さを短くしなければならないが、この実装
ではソース電極と接地リード１１とに高さの段階
差があり、ワイヤの長さを短くすることができな
い。従つてミリ波帯，準ミリ波帯ではこの実装は
不適当である。
上記の改良方法としては容器と工夫した公知例
を第２図，第３図に示す。第２図は平面図、第３
図ａ，ｂは第２図の線Ａ―A′，Ｂ―B′により接
断した断面図である。金属台座１３はＡ―A′方
向に一定幅の帯状の突出部１４を有し、その中央
位置にFETチツプ４を搭載する。さらに突出部
１４のFETチツプ搭載位置の両側にFETチツプ
４の上面と同一面になるように突出部１５が形成
されている。この金属台座１３の前記突出部１
４，１５をのぞく部分には、表面にメタライズ部
分１６，１７を設けたセラミツク等の絶縁基板１
８，１９が接着されている。そしてボンデイング
ワイヤ５，８および６，７によりメタライズ部分
１６，１７および突出部１５とFETチツプ４の
各電極との接続がされている。この改良構造によ
り、ソース電極２と接地リードである金属台座突
出部１５とを結ぶワイヤ６，７は長さが従来より
格段と短くなり接地インダクタンスは1/3程度に
まで減少する。しかし複雑な素子容器となるから
高価となるばかりでなく、FETチツプを搭載す
る部分は面積を極力小さくする必要があるから、
非常に開口部の狭い凹窩部にチツプをマウントす
ることになり、組立歩留を低下させる。さらにチ
ツプサイズにより容器内部寸法が決定されるか
ら、汎用性のある容器が用いられないという欠点
を有する。
本発明の目的は接地インダクタンスの少ない超
高周波用電界トランジスタを提供することにあ
る。
以下本発明について図面を参照して詳細に説明
する。第４図は本発明の一実施例の平面図であ
る。第５図ａ，ｂは第４図の線Ｃ―C′，Ｄ―D′に
より接断した側面断面図である。１３，１４は一
体となつているが、１４は金属台座１３の帯状突
起部であり、電気的には接地リードになる。この
帯状の突起部１４の存在しない部分に、表面にメ
タライズ部分１６，１７を設けたセラミツク等の
絶縁基板１８，１９が接着さていることは第２図
と同じである。しかし突起部１４だけで突起部１
５はないから、第５図は第３図ａと異つている。
FETチツプ２０の構造はゲート電極１，ドレイ
ン電極２とがボンデイングパツトを有することは
通常のとおりである。しかしソース電極リード２
１はゲート電極１およびドレイン電極２とを結ぶ
方向に、両側面にビームリード形として形成され
ている。このソース電極リード２１の一端は機械
的にまた電気的にソース電極に接続され、他端は
第５図ａに示すようにFETチツプ２０に沿つて
垂直におりまげ、さらに再び外方に水平になるよ
うにおりまげる。前記FETチツプ２０をゲート
電極１，ドレイン電極２がDD′線上にくるよう
に、金属台座１３の突出部１４に配置し、ソース
電極リード２１の他端水平部を熱圧着により機械
的に接着する。これによつてFETチツプ２０が
固定された後に、ゲート電極１，ドレイン電極２
がメタライズ部分１６，１７にワイヤボンデイン
グ法により接続される。
本発明によれば、ソース電極はFETチツプの
両側に幅の広にビーム・リード形として容器の金
属台座に接続されるから極めて接地インピーダン
スが低い。
従つてミリ波帯まで良好な低雑音・高利得を有
する電界効果トランジスタを得ることができる。
さらに信頼性の点においても、FETチツプを固
定する手段として鑞で400℃程度の高温度でマウ
ントする工程がなく、ビーム・リードを300℃で
加熱圧着するだけであるから、チツプの劣化がな
い、また上記作業は開口面の狭い凹窩部でなされ
るものでないから組立歩留は高い。容器もチツプ
の形状に左右されない汎用性のものでよいからコ
スト的にも有利である。
なお、GaAs FETを例として説明したが、半
導体の材質としてそれに限るものではない。
【図面の簡単な説明】
第１図は従来のGaAs FETの平面図、第２図
は改良された公知例の平面図、第３図は第２図の
断面図、第４図は本発明による１実施例の平面
図、第５図は第４図の断面図である。 １……ゲート電極、２……ソース電極、３……
ドレイン電極、４……FETチツプ、５，６，７，
８……ボンデイングワイヤ、１０，１２，１６，
１７……メタライズ部分、１３……金属台座、１
４，１５……突出部、１８，１９……セラミツク
基板、２０……FETチツプ、２１……ソース電
極リード。

Claims (1)

    【特許請求の範囲】
  1. １ ソース，ドレインおよびゲートの各電極を上
    面に有する半導体チツプと、該半導体チツプが取
    り付けられて、該半導体チツプの前記ソース電極
    が接続されるソース電極配線領域と、該ソース電
    極配線領域の両側に設けられ、前記半導体チツプ
    の前記ドレイン電極およびゲート電極が電気的に
    それぞれ接続されるドレイン電極配線領域とゲー
    ト電極配線領域と、前記ソース，ドレインおよび
    ゲートの各電極配線領域を載置する台座とを有す
    る電界効果トランジスタにおいて、前記ソース電
    極は前記半導体チツプ上で前記ゲート電極と前記
    ドレイン電極とを結ぶ線の両側に設けられ、前記
    両側に設けられたソース電極は、一端が該ソース
    電極に電気的かつ機械的に接続され、中央部が前
    記半導体チツプの側面に沿つて設けられ、他端が
    前記ソース電極配線領域に固着される導電性の薄
    板により前記半導体チツプの前記両側において前
    記ソース電極配線領域にそれぞれ電気的に接続さ
    れていることを特徴とする電界効果トランジス
    タ。
JP57128463A 1982-07-23 1982-07-23 電界効果トランジスタ Granted JPS5919360A (ja)

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JP57128463A JPS5919360A (ja) 1982-07-23 1982-07-23 電界効果トランジスタ

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JPS5919360A JPS5919360A (ja) 1984-01-31
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