JP2817693B2 - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、樹脂封止型半導体
装置に関し、特にマイクロ波帯で用いられるＭＥＳＦＥ
Ｔなどの超高周波用の半導体チップを実装した樹脂封止
型半導体装置に関するものである。
装置に関し、特にマイクロ波帯で用いられるＭＥＳＦＥ
Ｔなどの超高周波用の半導体チップを実装した樹脂封止
型半導体装置に関するものである。
【０００２】
【従来の技術】マイクロ波帯用の半導体素子の実装手段
としては、セラミックパッケージが一般的に用いられて
きたが、近年、より安価な実装手段として樹脂モールド
型パッケージも採用されるようになってきている。この
種の樹脂封止型半導体装置は、リードフレームのダイパ
ッド上に半導体チップを搭載し、半導体チップ上の電極
パッドとリードフレームのインナーリードとをボンディ
ングワイヤにより接続した後、トランスファモールド法
などにより樹脂封止を行なうことにより製造される。
としては、セラミックパッケージが一般的に用いられて
きたが、近年、より安価な実装手段として樹脂モールド
型パッケージも採用されるようになってきている。この
種の樹脂封止型半導体装置は、リードフレームのダイパ
ッド上に半導体チップを搭載し、半導体チップ上の電極
パッドとリードフレームのインナーリードとをボンディ
ングワイヤにより接続した後、トランスファモールド法
などにより樹脂封止を行なうことにより製造される。
【０００３】しかし、このようにして製造された半導体
装置では、半導体チップ上が誘電率の高いモールド樹脂
によって直接被覆されるため、寄生容量が増加して高周
波特性が劣化する。この点に対処して、半導体チップ周
辺部を中空にすることが、特開平５−２１８２２２号公
報により提案されている。図９（ａ）〜（ｃ）は、同公
報によりされた開示された樹脂封止型半導体装置の製造
方法を工程順に示した斜視図であり、図９（ｄ）は図９
（ｃ）のＢ−Ｂ′線での断面図である。リードフレーム
のリード１０１、１０２、１０３、１０４上に予めＡｕ
Ｓｎなどからなるバンプ１０５を形成しておき、半導体
チップ１０６をフリップチップ方式にてマウントし、半
導体チップの電極パッドをリード上のバンプ１０５に接
続する〔図９（ａ）〕。
装置では、半導体チップ上が誘電率の高いモールド樹脂
によって直接被覆されるため、寄生容量が増加して高周
波特性が劣化する。この点に対処して、半導体チップ周
辺部を中空にすることが、特開平５−２１８２２２号公
報により提案されている。図９（ａ）〜（ｃ）は、同公
報によりされた開示された樹脂封止型半導体装置の製造
方法を工程順に示した斜視図であり、図９（ｄ）は図９
（ｃ）のＢ−Ｂ′線での断面図である。リードフレーム
のリード１０１、１０２、１０３、１０４上に予めＡｕ
Ｓｎなどからなるバンプ１０５を形成しておき、半導体
チップ１０６をフリップチップ方式にてマウントし、半
導体チップの電極パッドをリード上のバンプ１０５に接
続する〔図９（ａ）〕。
【０００４】次に、フェノール・ノボラック系のエポキ
シ樹脂１１１により、半導体チップ１０６とその周辺を
包み〔図９（ｂ）〕、さらにそのエポキシ樹脂１１１を
覆うようにモールド樹脂部材１１２により樹脂封止す
る。この樹脂封止時の熱により、エポキシ樹脂１１１が
モールド樹脂部材１１２に吸収され、中空のモールドパ
ッケージが形成される〔図９（ｃ）、（ｄ）〕。
シ樹脂１１１により、半導体チップ１０６とその周辺を
包み〔図９（ｂ）〕、さらにそのエポキシ樹脂１１１を
覆うようにモールド樹脂部材１１２により樹脂封止す
る。この樹脂封止時の熱により、エポキシ樹脂１１１が
モールド樹脂部材１１２に吸収され、中空のモールドパ
ッケージが形成される〔図９（ｃ）、（ｄ）〕。
【０００５】
【発明が解決しようとする課題】しかし、上述した特開
平５−２１８２２２号公報に記載された樹脂封止型半導
体装置では、以下のような問題点がある。図１０に示す
ような、化合物半導体基板２０１にリセスを形成し、そ
のリセス部にＴ字型のゲート電極を形成しているＦＥＴ
（例えば１９９３年電子情報通信学会春季大会Ｃ−５２
８で発表されたＦＥＴ）を含む半導体チップでは、ゲー
ト電極下に形成された空洞に入り込んだエポキシ樹脂１
１１が樹脂封止の際、ゲート電極下の空洞から抜けきれ
ず残ってしまう。その樹脂のため、ＦＥＴのゲート−ソ
ース間容量（Ｃｇｓ）およびゲート−ドレイン間容量
（Ｃｇｓ）が大きくなってしまい、高周波特性の改善効
果が得られない。
平５−２１８２２２号公報に記載された樹脂封止型半導
体装置では、以下のような問題点がある。図１０に示す
ような、化合物半導体基板２０１にリセスを形成し、そ
のリセス部にＴ字型のゲート電極を形成しているＦＥＴ
（例えば１９９３年電子情報通信学会春季大会Ｃ−５２
８で発表されたＦＥＴ）を含む半導体チップでは、ゲー
ト電極下に形成された空洞に入り込んだエポキシ樹脂１
１１が樹脂封止の際、ゲート電極下の空洞から抜けきれ
ず残ってしまう。その樹脂のため、ＦＥＴのゲート−ソ
ース間容量（Ｃｇｓ）およびゲート−ドレイン間容量
（Ｃｇｓ）が大きくなってしまい、高周波特性の改善効
果が得られない。
【０００６】また、セラミックパッケージでは、筐体に
形成された接地導体により半導体チップが包囲されるた
め、入力と出力（ＦＥＴではゲートとドレイン）との分
離が十分に行われるが、上述の公報に記載されたもので
は入力と出力との分離が不十分であるため、発振を抑え
ることが難しく高い利得を得ることができない。さら
に、最近ではパッケージの小型化のためにモールド樹脂
の膜厚が薄くなる傾向にあるが、上記の従来例では、パ
ッケージ内に大きな空洞が形成されるため、機械的強度
が低下するという欠点があった。
形成された接地導体により半導体チップが包囲されるた
め、入力と出力（ＦＥＴではゲートとドレイン）との分
離が十分に行われるが、上述の公報に記載されたもので
は入力と出力との分離が不十分であるため、発振を抑え
ることが難しく高い利得を得ることができない。さら
に、最近ではパッケージの小型化のためにモールド樹脂
の膜厚が薄くなる傾向にあるが、上記の従来例では、パ
ッケージ内に大きな空洞が形成されるため、機械的強度
が低下するという欠点があった。
【０００７】したがって、本発明の解決すべき課題は、
第１に、ゲート電極下に空洞が形成されているＦＥＴを
有する半導体チップを実装する場合においても高周波特
性の改善を行うことができるようにすることであり、第
２に、入力と出力との分離をより確実に行うことができ
るようにすることであり、第３に、樹脂モールドパッケ
ージの機械的な強度を向上させることである。
第１に、ゲート電極下に空洞が形成されているＦＥＴを
有する半導体チップを実装する場合においても高周波特
性の改善を行うことができるようにすることであり、第
２に、入力と出力との分離をより確実に行うことができ
るようにすることであり、第３に、樹脂モールドパッケ
ージの機械的な強度を向上させることである。
【０００８】
【課題を解決するための手段】上記の課題は、リードフ
レームのリードに凹部を形成しておき、半導体チップを
その活性領域がこの凹部に対向するようにマウントし、
この活性領域上の部分を中空としておくことによって解
決することができる。
レームのリードに凹部を形成しておき、半導体チップを
その活性領域がこの凹部に対向するようにマウントし、
この活性領域上の部分を中空としておくことによって解
決することができる。
【０００９】
【発明の実施の形態】本発明による樹脂封止型半導体装
置は、リードフレームのリード上に半導体チップがフェ
ースダウン方式にて搭載され、前記半導体チップがモー
ルド樹脂により封止されているものであって、接地導体
として用いられるリードには凹部が設けられ、前記半導
体チップはその活性部分が前記凹部に対向するようにリ
ード上に搭載されており、かつ、該活性部分上が中空に
なされていることを特徴としている。
置は、リードフレームのリード上に半導体チップがフェ
ースダウン方式にて搭載され、前記半導体チップがモー
ルド樹脂により封止されているものであって、接地導体
として用いられるリードには凹部が設けられ、前記半導
体チップはその活性部分が前記凹部に対向するようにリ
ード上に搭載されており、かつ、該活性部分上が中空に
なされていることを特徴としている。
【００１０】このように構成された半導体装置において
は、半導体チップの活性領域上には空気に比べて高い誘
電率を有する被吸収樹脂やモールド樹脂が充填されてい
ないので、樹脂による容量増加を抑制することができ、
高周波数特性の悪化を防ぐことができる。例えば、ＦＥ
Ｔの形成された半導体チップを実装する場合には、活性
領域であるＦＥＴ部がモールド樹脂などで充填されるこ
とがないため、ゲート−ソース間容量（Ｃｇｓ）および
ゲート−ドレイン間容量（Ｃｇｓ）の増加を防ぐことが
でき、高周波特性（例えば高周波領域での電力利得）の
悪化を防止することができる。
は、半導体チップの活性領域上には空気に比べて高い誘
電率を有する被吸収樹脂やモールド樹脂が充填されてい
ないので、樹脂による容量増加を抑制することができ、
高周波数特性の悪化を防ぐことができる。例えば、ＦＥ
Ｔの形成された半導体チップを実装する場合には、活性
領域であるＦＥＴ部がモールド樹脂などで充填されるこ
とがないため、ゲート−ソース間容量（Ｃｇｓ）および
ゲート−ドレイン間容量（Ｃｇｓ）の増加を防ぐことが
でき、高周波特性（例えば高周波領域での電力利得）の
悪化を防止することができる。
【００１１】また、パッケージ内に形成される中空部が
半導体チップ上の活性領域に限定される狭い領域であ
り、かつ、その中空部がリードフレームによって覆われ
ているため、パッケージを小型化した場合であっても中
空部を設けたことによる機械的強度の低下を防ぐことが
できる。さらに、接地導体となるリードに凹部を形成し
た場合には、入力と出力のアイソレーションをより確実
に行うことができ、電力利得を改善することができる。
また、このリードのシールド効果により発振などの異常
動作を防止することができる。
半導体チップ上の活性領域に限定される狭い領域であ
り、かつ、その中空部がリードフレームによって覆われ
ているため、パッケージを小型化した場合であっても中
空部を設けたことによる機械的強度の低下を防ぐことが
できる。さらに、接地導体となるリードに凹部を形成し
た場合には、入力と出力のアイソレーションをより確実
に行うことができ、電力利得を改善することができる。
また、このリードのシールド効果により発振などの異常
動作を防止することができる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）は、本発明の第１の実施例
を示す平面図であり、図１（ｂ）はそのＡ−Ａ′線での
断面図である。同図に示されるように、半導体チップ６
の電極はＡｕＳｎなどからなるメタルバンプ５によりリ
ードフレームから切断されたリード１、２、３に接続さ
れている。リード３の半導体チップ６と対向する部分に
は凹部３ａが形成されている。半導体チップ６およびそ
の周辺のリードはモールド樹脂部材１２により封止され
るが、リード３に形成された凹部３ａ内には樹脂は充填
されていない。
て説明する。 ［第１の実施例］図１（ａ）は、本発明の第１の実施例
を示す平面図であり、図１（ｂ）はそのＡ−Ａ′線での
断面図である。同図に示されるように、半導体チップ６
の電極はＡｕＳｎなどからなるメタルバンプ５によりリ
ードフレームから切断されたリード１、２、３に接続さ
れている。リード３の半導体チップ６と対向する部分に
は凹部３ａが形成されている。半導体チップ６およびそ
の周辺のリードはモールド樹脂部材１２により封止され
るが、リード３に形成された凹部３ａ内には樹脂は充填
されていない。
【００１３】図２（ａ）は、第１の実施例に実装される
半導体チップの平面図であり、図２（ｂ）はその側面図
である。ＧａＡｓ基板を有する半導体チップ６上には、
ドレインパッド７、ゲートパッド８およびソースパッド
９が形成されており、これらのパッド上にはメタルバン
プ５が形成されている。チップ中央部には活性領域であ
るＦＥＴ部６ａが設けられており、ここではドレイン電
極とソース電極が向き合うように形成されており、ドレ
イン電極とソース電極の間には、ゲートパッド８からソ
ースパッド９の下を通過してＦＥＴ部６ａ内に延びるゲ
ート電極（図示なし）が配置されている。
半導体チップの平面図であり、図２（ｂ）はその側面図
である。ＧａＡｓ基板を有する半導体チップ６上には、
ドレインパッド７、ゲートパッド８およびソースパッド
９が形成されており、これらのパッド上にはメタルバン
プ５が形成されている。チップ中央部には活性領域であ
るＦＥＴ部６ａが設けられており、ここではドレイン電
極とソース電極が向き合うように形成されており、ドレ
イン電極とソース電極の間には、ゲートパッド８からソ
ースパッド９の下を通過してＦＥＴ部６ａ内に延びるゲ
ート電極（図示なし）が配置されている。
【００１４】図３は、第１の実施例において用いられる
リードフレームの平面図である。厚さ０．１５ｍｍ程度
の銅等の板材をプレス加工またはエッチングによりフレ
ーム部およびリード１、２、３を有するリードフレーム
を形成する。その後、リード３の中央部に凹部３ａをエ
ッチングにより形成し、リードフレーム全体に銀メッキ
等の表面処理を行い、図示したリードフレームの製作が
完了する。
リードフレームの平面図である。厚さ０．１５ｍｍ程度
の銅等の板材をプレス加工またはエッチングによりフレ
ーム部およびリード１、２、３を有するリードフレーム
を形成する。その後、リード３の中央部に凹部３ａをエ
ッチングにより形成し、リードフレーム全体に銀メッキ
等の表面処理を行い、図示したリードフレームの製作が
完了する。
【００１５】図４（ａ）〜（ｄ）は、本発明の第１の実
施例の製造方法を説明するための工程順斜視図である。
ゲートパッドがリード１上に、ドレインパッドがリード
２上に、ソースパッドがリード３上に位置するように、
そしてＦＥＴ部が凹部３ａ上に位置するように、半導体
チップ６をリードフレームに位置決めし〔図４
（ａ）〕、マウントしてメタルバンプの融点（ＡｕＳｎ
であれば約３２０℃）以上に加熱して、メタルバンプを
溶融させて半導体チップ６の電極をリード１乃至３上に
ロー付けする〔図４（ｂ）〕。
施例の製造方法を説明するための工程順斜視図である。
ゲートパッドがリード１上に、ドレインパッドがリード
２上に、ソースパッドがリード３上に位置するように、
そしてＦＥＴ部が凹部３ａ上に位置するように、半導体
チップ６をリードフレームに位置決めし〔図４
（ａ）〕、マウントしてメタルバンプの融点（ＡｕＳｎ
であれば約３２０℃）以上に加熱して、メタルバンプを
溶融させて半導体チップ６の電極をリード１乃至３上に
ロー付けする〔図４（ｂ）〕。
【００１６】冷却後、半導体チップがマウントされたリ
ードフレームをモールド金型内にセットし、エポキシな
どのモールド樹脂を注入して樹脂封止を行なう〔図４
（ｃ）〕。この時、凹部３ａ内の空気が凹部内に樹脂が
入り込むのを防いでいる。このようにしてモールド樹脂
部材１２にて封止されたリードフレームの不要部を切断
しリードの整形を行って本実施例の樹脂封止型半導体装
置の製造が完了する〔図４（ｄ）〕。
ードフレームをモールド金型内にセットし、エポキシな
どのモールド樹脂を注入して樹脂封止を行なう〔図４
（ｃ）〕。この時、凹部３ａ内の空気が凹部内に樹脂が
入り込むのを防いでいる。このようにしてモールド樹脂
部材１２にて封止されたリードフレームの不要部を切断
しリードの整形を行って本実施例の樹脂封止型半導体装
置の製造が完了する〔図４（ｄ）〕。
【００１７】このようにして形成された半導体装置にお
いては、フリップチップ方式でマウントされた半導体チ
ップ６の表面に形成されたＦＥＴ部６ａとこれと対向す
るリードフレームの凹部３ａとの間の空間に樹脂が充填
されていないため、モールド樹脂部材１２（比誘電率ε
r ≒４．７程度）がＦＥＴ部を覆うことによるＦＥＴの
Ｃｇｓ、Ｃｇｄの増加を防ぎ高周波特性の悪化を防止で
きる。例えばゲート幅２００μｍのＦＥＴでは、周波数
１８ＧＨｚにおいて、ＮＦ（雑音指数）で０．１〜０．
４ｄＢ、付随利得（ＮＦを最小としたときの利得）で１
〜３ｄＢ程度改善される。
いては、フリップチップ方式でマウントされた半導体チ
ップ６の表面に形成されたＦＥＴ部６ａとこれと対向す
るリードフレームの凹部３ａとの間の空間に樹脂が充填
されていないため、モールド樹脂部材１２（比誘電率ε
r ≒４．７程度）がＦＥＴ部を覆うことによるＦＥＴの
Ｃｇｓ、Ｃｇｄの増加を防ぎ高周波特性の悪化を防止で
きる。例えばゲート幅２００μｍのＦＥＴでは、周波数
１８ＧＨｚにおいて、ＮＦ（雑音指数）で０．１〜０．
４ｄＢ、付随利得（ＮＦを最小としたときの利得）で１
〜３ｄＢ程度改善される。
【００１８】また、この第１の実施例の半導体装置をソ
ース接地の電力増幅器として動作させる場合、ＦＥＴ上
部を接地電位のシールドメタル（リード３）で覆うこと
になるため、ＦＥＴの入力（ゲート）とＦＥＴの出力
（ドレイン）間のアイソレーションが改善され、ＦＥＴ
の発振などの異常動作を防止することができる。したが
って、発振が抑制された状態での電力利得大きくするこ
とができる。
ース接地の電力増幅器として動作させる場合、ＦＥＴ上
部を接地電位のシールドメタル（リード３）で覆うこと
になるため、ＦＥＴの入力（ゲート）とＦＥＴの出力
（ドレイン）間のアイソレーションが改善され、ＦＥＴ
の発振などの異常動作を防止することができる。したが
って、発振が抑制された状態での電力利得大きくするこ
とができる。
【００１９】［第２の実施例］図５（ａ）は、本発明の
第２の実施例を示す平面図であり、図５（ｂ）はそのＡ
−Ａ′線での断面図である。また、図６（ａ）は、第２
の実施例において実装される半導体チップの平面図であ
り、図６（ｂ）は、一部を断面図で示した側面図であ
る。図５、図６において、図１、図２に示した第１の実
施例の部分と同等の部分には同一の参照番号が付せられ
ているので重複する説明は省略する。本実施例の基本的
構成は第１の実施例と同様であるが、本実施例では半導
体チップのパターンに特徴がある。すなわち、ソースパ
ッド９がＦＥＴ部６ａの周囲を囲むように形成されてい
る。
第２の実施例を示す平面図であり、図５（ｂ）はそのＡ
−Ａ′線での断面図である。また、図６（ａ）は、第２
の実施例において実装される半導体チップの平面図であ
り、図６（ｂ）は、一部を断面図で示した側面図であ
る。図５、図６において、図１、図２に示した第１の実
施例の部分と同等の部分には同一の参照番号が付せられ
ているので重複する説明は省略する。本実施例の基本的
構成は第１の実施例と同様であるが、本実施例では半導
体チップのパターンに特徴がある。すなわち、ソースパ
ッド９がＦＥＴ部６ａの周囲を囲むように形成されてい
る。
【００２０】図６（ａ）、（ｂ）に示されるように、本
実施例の半導体チップ６においては、ドレインパッド７
はスルーホール７ａ、クロスアンダー７ｂ、スルーホー
ル７ｃを介してＦＥＴ部６ａのドレイン電極７ｄに接続
されている。本実施例で用いられる半導体チップにおい
ては、特にＦＥＴ部の周囲が全てリードフレームにロー
付けされるのでＦＥＴ部６ａの面積が広い半導体チップ
の場合であっても樹脂封止時にモールド樹脂が凹部へ進
入するのを防ぐことができる。また、このチップ構造
は、ソース接地として動作させる場合には、アイソレー
ション作用およびシールド作用をより高めることができ
る。
実施例の半導体チップ６においては、ドレインパッド７
はスルーホール７ａ、クロスアンダー７ｂ、スルーホー
ル７ｃを介してＦＥＴ部６ａのドレイン電極７ｄに接続
されている。本実施例で用いられる半導体チップにおい
ては、特にＦＥＴ部の周囲が全てリードフレームにロー
付けされるのでＦＥＴ部６ａの面積が広い半導体チップ
の場合であっても樹脂封止時にモールド樹脂が凹部へ進
入するのを防ぐことができる。また、このチップ構造
は、ソース接地として動作させる場合には、アイソレー
ション作用およびシールド作用をより高めることができ
る。
【００２１】［第３の実施例］図７（ａ）は、本発明の
第３の実施例を示す平面図であり、図７（ｂ）は、その
Ａ−Ａ′線での断面図である。また、図８は、第３の実
施例において実装される半導体チップの平面図である。
図８に示されるように、半導体チップ６の外周部には電
極パッド１０が配置されており、その上にはメタルバン
プ５が形成されている。チップ中央部にはＦＥＴ部６ａ
とスパイラルインダクタンス部６ｂが設けられており、
これらＦＥＴ部６ａとスパイラルインダクタンス部６ｂ
の周囲には、表面にメタルバンプ５を有する外周メタル
１１が形成されている。
第３の実施例を示す平面図であり、図７（ｂ）は、その
Ａ−Ａ′線での断面図である。また、図８は、第３の実
施例において実装される半導体チップの平面図である。
図８に示されるように、半導体チップ６の外周部には電
極パッド１０が配置されており、その上にはメタルバン
プ５が形成されている。チップ中央部にはＦＥＴ部６ａ
とスパイラルインダクタンス部６ｂが設けられており、
これらＦＥＴ部６ａとスパイラルインダクタンス部６ｂ
の周囲には、表面にメタルバンプ５を有する外周メタル
１１が形成されている。
【００２２】半導体チップ６は、リード４、４′上にマ
ウントされるが、リード４には、半導体チップ上のＦＥ
Ｔ部６ａとスパイラルインダクタンス部６ｂに対向する
位置に凹部４ａ、４ｂが形成されている。本実施例にお
いては、ＦＥＴ部６ａおよびスパイラルインダクタンス
部６ｂとリード４の凹部４ａ、４ｂ間に形成される空間
内にはモールド樹脂は充填されない。モールド樹脂がイ
ンダクタンス線路間に充填されるとインダクタンス線路
間の容量が増加し共振周波数が低域してしまうが、本実
施例によればこのような不都合を回避することができ
る。
ウントされるが、リード４には、半導体チップ上のＦＥ
Ｔ部６ａとスパイラルインダクタンス部６ｂに対向する
位置に凹部４ａ、４ｂが形成されている。本実施例にお
いては、ＦＥＴ部６ａおよびスパイラルインダクタンス
部６ｂとリード４の凹部４ａ、４ｂ間に形成される空間
内にはモールド樹脂は充填されない。モールド樹脂がイ
ンダクタンス線路間に充填されるとインダクタンス線路
間の容量が増加し共振周波数が低域してしまうが、本実
施例によればこのような不都合を回避することができ
る。
【００２３】
【発明の効果】以上説明したように、本発明による樹脂
封止型半導体装置は、半導体チップをその活性領域がリ
ードフレームに形成された凹部に対向するようにマウン
トし、その部分にモールド樹脂が充填されないようにし
たものであるので、モールド樹脂が半導体チップに形成
された活性領域（例えばＦＥＴ部）を覆うことによる寄
生容量の増加を防止することができ、能動素子の高周波
特性（例えば、高周波での利得）の低下を防止すること
ができる。
封止型半導体装置は、半導体チップをその活性領域がリ
ードフレームに形成された凹部に対向するようにマウン
トし、その部分にモールド樹脂が充填されないようにし
たものであるので、モールド樹脂が半導体チップに形成
された活性領域（例えばＦＥＴ部）を覆うことによる寄
生容量の増加を防止することができ、能動素子の高周波
特性（例えば、高周波での利得）の低下を防止すること
ができる。
【００２４】また、凹部の形成されたリードを接地導体
として利用する場合においては、半導体チップ表面に形
成された能動素子（ＦＥＴ）上にシールドメタル（リー
ドフレーム）が配置されることになるので、能動素子の
出力側から入力側に空中、またはモールド樹脂中を通っ
て信号が正帰還することを防止することができ、これに
より発振等を防ぐことができ、能動素子（例えばＦＥ
Ｔ）の増幅率（利得）を改善することができる。さら
に、パッケージ内に形成された中空部が、リードフレー
ムおよび半導体チップにより囲まれているので、パッケ
ージ内に中空部を設けたことによる機械的強度の低下を
最小限に抑えることができる。
として利用する場合においては、半導体チップ表面に形
成された能動素子（ＦＥＴ）上にシールドメタル（リー
ドフレーム）が配置されることになるので、能動素子の
出力側から入力側に空中、またはモールド樹脂中を通っ
て信号が正帰還することを防止することができ、これに
より発振等を防ぐことができ、能動素子（例えばＦＥ
Ｔ）の増幅率（利得）を改善することができる。さら
に、パッケージ内に形成された中空部が、リードフレー
ムおよび半導体チップにより囲まれているので、パッケ
ージ内に中空部を設けたことによる機械的強度の低下を
最小限に抑えることができる。
【図１】 本発明の第１の実施例を示す平面図と断面
図。
図。
【図２】 本発明の第１の実施例において実装される半
導体チップの平面図と側面図。
導体チップの平面図と側面図。
【図３】 本発明の第１の実施例において用いられるリ
ードフレームの平面図。
ードフレームの平面図。
【図４】 本発明の第１の実施例の製造方法を説明する
ための工程順斜視図。
ための工程順斜視図。
【図５】 本発明の第２の実施例を示す平面図と断面
図。
図。
【図６】 本発明の第２の実施例において実装される半
導体チップの平面図と一部断面図で示した側面図。
導体チップの平面図と一部断面図で示した側面図。
【図７】 本発明の第３の実施例を示す平面図と断面
図。
図。
【図８】 本発明の第３の実施例において実装される半
導体チップの平面図。
導体チップの平面図。
【図９】 従来例の製造方法を説明するための工程順斜
視図と断面図。
視図と断面図。
【図１０】 リセスを有するＭＥＳＦＥＴの断面図。
１、２、３、４、４′１０１、１０２、１０３、１０４
リード ３ａ、４ａ、４ｂ 凹部 ５ メタルバンプ ６、１０６ 半導体チップ ６ａ ＦＥＴ部 ６ｂ スパイラルインダクタンス部 ７ ドレインパッド ７ａ、７ｃ スルーホール ７ｂ クロスアンダー ７ｄ ドレイン電極 ８ ゲートパッド ９ ソースパッド １０ 電極パッド １１ 外周メタル １２、１１２ モールド樹脂部材 １０５ バンプ １１１ エポキシ樹脂 ２０１ 化合物半導体基板 ２０２ ゲート電極
リード ３ａ、４ａ、４ｂ 凹部 ５ メタルバンプ ６、１０６ 半導体チップ ６ａ ＦＥＴ部 ６ｂ スパイラルインダクタンス部 ７ ドレインパッド ７ａ、７ｃ スルーホール ７ｂ クロスアンダー ７ｄ ドレイン電極 ８ ゲートパッド ９ ソースパッド １０ 電極パッド １１ 外周メタル １２、１１２ モールド樹脂部材 １０５ バンプ １１１ エポキシ樹脂 ２０１ 化合物半導体基板 ２０２ ゲート電極
Claims (4)
- 【請求項１】 リードフレームのリード上に半導体チッ
プがフェースダウン方式にて搭載され、前記半導体チッ
プがモールド樹脂により封止されている樹脂封止型半導
体装置において、接地導体として用いられるリードには
凹部が設けられ、前記半導体チップはその活性部分が前
記凹部に対向するようにリード上に搭載されており、か
つ、該活性部分上が中空になされていることを特徴とす
る樹脂封止型半導体装置。 - 【請求項２】 前記半導体チップ上にはバンプ電極が設
けられており、該バンプ電極を介して前記半導体チップ
が前記リードに接続されていることを特徴とする請求項
１記載の樹脂封止型半導体装置。 - 【請求項３】 前記リードにバンプ電極が設けられてお
り、該バンプ電極を介して前記半導体チップの電極が各
リードに接続されていることを特徴とする請求項１記載
の樹脂封止型半導体装置。 - 【請求項４】 前記半導体チップにはＦＥＴが形成され
ており、該ＦＥＴの形成されている領域がソース電極に
連なる接続導体により囲まれており、該接続導体が前記
リードの凹部の周辺部に接続されていることを特徴とす
る請求項１記載の樹脂封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014972A JP2817693B2 (ja) | 1996-01-31 | 1996-01-31 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014972A JP2817693B2 (ja) | 1996-01-31 | 1996-01-31 | 樹脂封止型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213840A JPH09213840A (ja) | 1997-08-15 |
| JP2817693B2 true JP2817693B2 (ja) | 1998-10-30 |
Family
ID=11875901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014972A Expired - Fee Related JP2817693B2 (ja) | 1996-01-31 | 1996-01-31 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817693B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4597653B2 (ja) * | 2004-12-16 | 2010-12-15 | 住友電工デバイス・イノベーション株式会社 | 半導体装置、それを備える半導体モジュールおよび半導体装置の製造方法。 |
| JP2007048994A (ja) * | 2005-08-11 | 2007-02-22 | Akita Denshi Systems:Kk | 半導体装置及びその製造方法 |
| JP2009063551A (ja) * | 2007-09-10 | 2009-03-26 | Rohm Co Ltd | 半導体センサ装置 |
| JP6183811B2 (ja) | 2014-06-30 | 2017-08-23 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 接合構造体および無線通信装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02109410A (ja) * | 1988-10-18 | 1990-04-23 | Clarion Co Ltd | 樹脂封止型半導体装置 |
| JP2795687B2 (ja) * | 1989-07-14 | 1998-09-10 | 沖電気工業株式会社 | 樹脂封止型半導体装置及びその製造方法 |
| JPH06314756A (ja) * | 1993-04-27 | 1994-11-08 | Sony Corp | 半導体製造方法 |
-
1996
- 1996-01-31 JP JP8014972A patent/JP2817693B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09213840A (ja) | 1997-08-15 |
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| JPS6325711B2 (ja) |
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