JPS6325706B2 - - Google Patents

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JPS6325706B2
JPS6325706B2 JP58113219A JP11321983A JPS6325706B2 JP S6325706 B2 JPS6325706 B2 JP S6325706B2 JP 58113219 A JP58113219 A JP 58113219A JP 11321983 A JP11321983 A JP 11321983A JP S6325706 B2 JPS6325706 B2 JP S6325706B2
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JP
Japan
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sample
support
electrodes
voltage
insulating layer
Prior art date
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JP58113219A
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English (en)
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JPS605539A (ja
Inventor
Naomichi Abe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS605539A publication Critical patent/JPS605539A/ja
Publication of JPS6325706B2 publication Critical patent/JPS6325706B2/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • HELECTRICITY
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  • Manufacturing & Machinery (AREA)
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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physical Vapour Deposition (AREA)
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Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、スパツタもしくは反応性スパツタエ
ツチング装置等のプラズマ処理を行う真空処理室
内で被処理試料を保持する静電吸着装置に係り、
特に被処理試料を支持する支持体からの開放離脱
を容易にする方法に関する。
(b) 技術の背景 真空処理室内で試料を支持する一方法として静
電吸着による支持方法があり、例えば試料をドラ
イエツチングする反応性スパツタエツチング等の
支持機構に用いる場合、試料は、冷却又は加熱等
の温度制御された支持体に熱的コンタクトが十分
とれるよう支持されることが必要で、支持体の温
度が被処理試料に迅速に伝播されるのが望まし
い。この為半導体ウエハの場合ウエハ自体のそり
を橋正して接触面積を増加させ密着させる静電吸
着装置を用いる方法が提案されている。
(c) 従来技術と問題点 第1図は従来の反応性スパツタエツチング装置
の概要を示す構成図、第2図は静電吸着装置の従
来例を示す断面図である。第1図において陽極2
を接地し、陰極をなす支持体―3にコンデンサー
(Co)を介して高周波(R.f.)電圧を印加する反
応性スパツタ装置1であつて、試料4を支持体3
上に静電吸着装置5により吸着固定させる。支持
体3は陰極をなすと共に内部に水ジヤケツト6を
備えて水冷するか又はヒータを備えて加熱すると
同時に1対の平面電極を有する静電吸着装置5を
具備している。また装置1内に反応ガスを供給し
矢印で示す方向に流動させる。静電吸着装置5は
第2図に示すように1対の平面電極7,8を同ー
平面上に配設し、この平面電極7,8間に1000〜
2000v程度の電圧を印加することにより試料を支
持体3に静電的に吸着させ試料4の支持体3への
熱的コンタクトを強めることができる。静電吸着
装置5はアルミニウム等の平面電極7,8をシリ
コンゴム等の絶縁層に埋込んで形成される。絶縁
層は試料4との密着性を良好にするために弾力性
のあるものが望ましい。電圧印加回路は二極構成
の平面電極7,8にそれぞれ極性の異なる正負の
直流電圧を印加し、電極間の静電容量により、平
面電極7,8近傍の絶縁層表面には、互いに極性
が異る電荷を生ずるように静電気が誘起され、試
料4は支持体3に吸着する。回路中に設けたコイ
ル9,10は高周波カツト用のフイルターで真空
処理室にかゝるべき高周波の電界がシールドされ
るのを防止するために設けるものである。スイツ
チS1,S2は電圧印加用の電源スイツチであり連動
する。エツチング終了後スイツチS1,S2を開放
し、次いでスイツチS3を閉じて電荷をリークし、
試料4を支持体6より離脱させるものである。し
かし支持体3をなす陰極電極はガスプラズマ放電
中電子によるチヤージアツプで負電位(セルフバ
イアス電圧)に帯電し数百Vに達する。これによ
り静電吸着装置の電源を切断し尚接地させても吸
着力が残留し特に真空処理室内で試料4の離脱が
困難となる。従つて処理装置の自動化を計り、真
空予備室(ロードロツク)で試料の脱離を行なう
場合高速処理に対応できない。
(d) 発明の目的 本発明は上記の点に鑑み、プラズマ処理後の試
料の離脱を容易にし、もつてスパツタエツチング
処理等のプラズマ処理の高速化・自動化を計るこ
とをその目的とする。
(e) 発明の構成 上記目的は、絶縁層内に埋込形成される一対の
電極に互いに極性の異る電圧を印加して試料を静
電的に吸着せしめる支持体の前記電極に共に負の
電圧を印加することにより、試料をプラズマ処理
をした真空処理室内で強制的に前記支持体から開
放離脱させることによつて達成される。
(f) 発明の実施例 以下本発明の実施例を図面により詳述する。第
3図は本発明の一実施例で用いた負電圧印加回路
を付加した静電吸着装置を示す断面図である。1
対の平面電極12,13を絶縁層14内に埋込
み、この電極間に正負の直流電圧をそれぞれ
1000V〜2000Vを印加して半導体ウエハ等の試料
を静電的に吸着させる。電極にアルミニウム薄板
を用いシリコンゴムの絶縁層14内に埋込形成す
る。絶縁層14の第1層、即ち電極板上の厚さを
0.05〜0.2m/mにとり好ましい電極構成が得られ
る。本実施例では絶縁層14に弾力性のあるシリ
コンゴムを用い、試料との密着性を高め支持体と
の熱的コンタクトを強化したものである。このよ
うに構成される電極間に電圧を印加するが、まづ
スイツチS′1,S′2をオンし高周波カツト用コイル
15,16を介して正及び負の直流電圧(1000〜
2000V)を平面電極12,13に印加し絶縁層1
4上に静電圧を誘起させ試料を吸着させる。次い
で試料の脱離には電圧印加回路に動作接点を有す
るSAスイツチ静止接点を有するSRスイツチを付
加し、連動させてオンすることにより両電極1
2,13に負電圧が印加される。前述したように
ガスプラズマの負電位(セルフバイアス電圧)に
よつて残留する吸着力を消滅させ試料の脱離が瞬
時に可能となる。次いでS′1,S′2スイツチをオフ
し電源切断すると共にリーク用スイツチS4,S5
閉じてリークする。このような負電圧印加回路に
より両電極12,13に共に負電圧を印加するこ
とにより試料の着脱が容易となり処理装置の自動
化及び高速処理に有効である。なおこの方法は以
上の実施例で用いた静電吸着装置のみならず、絶
縁物に埋込み形成された電極を持ついかなる態様
の静電吸着装置にも応用可能であることは言うま
でもない。
(g) 発明の効果 以上説明したように、本発明の方法によればプ
ラズマ処理後の静電吸着装置から成る支持体から
の離脱が容易になるので、スパツタもしくは反応
性スパツタエツチング等のプラズマ処理の高速化
が可能になり、その自動化をも計ることができる
という効果がある。
【図面の簡単な説明】
第1図は従来の反応性スパツタエツチング装置
の概要を示す構成図、第2図は静電吸着装置の従
来例を示す断面図、第3図は本発明の一実施例で
用いた負電圧印加回路を付加した静電吸着装置を
示す断面図である。 図において1……反応性スパツタエツチング装
置、2……陽極、3……支持体、4……試料、5
……静電吸着装置、6……水ジヤケツト、7,
8,12,13……平面電極、9,10,15,
16……コイル、14……絶縁層。

Claims (1)

  1. 【特許請求の範囲】 1 支持体の絶縁層内に埋込形成されてなる一対
    の電極に互いに極性を異にする電圧を印加して試
    料を静電的に前記支持体に吸着する工程と、 前記の支持体に吸着された試料をガスプラズマ
    に接触させる工程と、 前記の一対の電極に共に負の電圧を印加するこ
    とにより、試料を前記支持体から離脱させる工程
    とを含むことを特徴とするプラズマ処理方法。
JP11321983A 1983-06-23 1983-06-23 プラズマ処理方法 Granted JPS605539A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11321983A JPS605539A (ja) 1983-06-23 1983-06-23 プラズマ処理方法

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JP11321983A JPS605539A (ja) 1983-06-23 1983-06-23 プラズマ処理方法

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Publication Number Publication Date
JPS605539A JPS605539A (ja) 1985-01-12
JPS6325706B2 true JPS6325706B2 (ja) 1988-05-26

Family

ID=14606589

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