JPS63255971A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63255971A JPS63255971A JP62091208A JP9120887A JPS63255971A JP S63255971 A JPS63255971 A JP S63255971A JP 62091208 A JP62091208 A JP 62091208A JP 9120887 A JP9120887 A JP 9120887A JP S63255971 A JPS63255971 A JP S63255971A
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- 229910001385 heavy metal Inorganic materials 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はパワーエレクトロニクスに使用される単導体
装置に関するものである。
装置に関するものである。
従来のこの柿の半導体装置としては、例えば、パワーＭ
ＯＳ Ｆ Ｅ Ｔ （ｍｅｔａｌ ｏｘｉｄＣｓｅｌ
Ｑｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ ｅｆｆｅｃｔ ｔ
ｒａｎｓｉｓｔｏｒ）がある。
ＯＳ Ｆ Ｅ Ｔ （ｍｅｔａｌ ｏｘｉｄＣｓｅｌ
Ｑｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ ｅｆｆｅｃｔ ｔ
ｒａｎｓｉｓｔｏｒ）がある。
第５図は、その断面図を示したもので、１はｎ″″″ド
レイン領域はｎ−ドレイン領域、３はＰチャネル領域、
４はｎ′″ソース領域、５は層間絶縁膜、６はゲート電
極、７はソース電極である。
レイン領域はｎ−ドレイン領域、３はＰチャネル領域、
４はｎ′″ソース領域、５は層間絶縁膜、６はゲート電
極、７はソース電極である。
このような構成になっているので、ゲート電極６とソー
ス電極７の間に電圧がない場合は、ケート電極６の直下
のＰチャネル領域３は本来のＰ型を示し、ソース電極７
と国外のトレイン電極の間に電圧が印加されていても、
Ｐチャネル領域３とｎ−ドレイン領域２の間がブレーク
ダウンしない間は、リーク電流以上の電流は流れず、装
置としてはＯＦＦ状態にある。ゲート電極６とソース′
Ｉπ極７の間に電圧が印加されると、つまり、ゲート電
極６側に（＋）の電位で電圧か印加されると、Ｐチャネ
ル領域はｎ反転し、ｎゝソース領域４とｎ−トレイン領
域２に、ｎ反転したＰチャネル領域３を通して電流を流
すことが可能となり、装置はＯＮ状態となる。したがっ
て、この装置はスイツチング素子として使用される。
ス電極７の間に電圧がない場合は、ケート電極６の直下
のＰチャネル領域３は本来のＰ型を示し、ソース電極７
と国外のトレイン電極の間に電圧が印加されていても、
Ｐチャネル領域３とｎ−ドレイン領域２の間がブレーク
ダウンしない間は、リーク電流以上の電流は流れず、装
置としてはＯＦＦ状態にある。ゲート電極６とソース′
Ｉπ極７の間に電圧が印加されると、つまり、ゲート電
極６側に（＋）の電位で電圧か印加されると、Ｐチャネ
ル領域はｎ反転し、ｎゝソース領域４とｎ−トレイン領
域２に、ｎ反転したＰチャネル領域３を通して電流を流
すことが可能となり、装置はＯＮ状態となる。したがっ
て、この装置はスイツチング素子として使用される。
上記パワーＭＯＳ Ｆ ＥＴは、構造ト、ｎ＋リソース
域４とＰチャネル領域３とｎ−トレイン領域２とにより
寄生トランジスタが構成されているため、ｎ＋リソース
域４の直Ｆにキャリアが流れると、そのトランジスタか
ＯＮしてラッチアップ現宋が生じ、破壊するに至る。ま
た、耐圧か、そのトランジスタの最大コレクタ電圧（Ｖ
ｃ＋：ｏ）値として小さく表われ、本来のＰチャネル領
域３とｎ−トレイン領域４の間の耐圧までの広い範囲で
の使用を妨げる。こうした欠点を防止するため、上記Ｆ
ＥＴでは、第３図に示すように、ｎ＋リソース域４とＰ
チャネル領域３かソース電極７により短絡するようにな
っている。
域４とＰチャネル領域３とｎ−トレイン領域２とにより
寄生トランジスタが構成されているため、ｎ＋リソース
域４の直Ｆにキャリアが流れると、そのトランジスタか
ＯＮしてラッチアップ現宋が生じ、破壊するに至る。ま
た、耐圧か、そのトランジスタの最大コレクタ電圧（Ｖ
ｃ＋：ｏ）値として小さく表われ、本来のＰチャネル領
域３とｎ−トレイン領域４の間の耐圧までの広い範囲で
の使用を妨げる。こうした欠点を防止するため、上記Ｆ
ＥＴでは、第３図に示すように、ｎ＋リソース域４とＰ
チャネル領域３かソース電極７により短絡するようにな
っている。
Ｃ発明か解決し・ようとする問題点〕
とるこが、従来の構造において、ｎ＋リソース域４とＰ
チャネル領域３の両領域をソース電極７で短絡するため
には、Ｐチャネル領域３の表面にｎ＋リソース域４を形
成するとき、同表面の一部を短絡領域として残す必要が
あり、そのためにマスクを設けなければならなかった。
チャネル領域３の両領域をソース電極７で短絡するため
には、Ｐチャネル領域３の表面にｎ＋リソース域４を形
成するとき、同表面の一部を短絡領域として残す必要が
あり、そのためにマスクを設けなければならなかった。
しかも、このマスク形成部分は、プロセス上の開度を出
すためにある程度余裕をもった幅にする必要があった。
すためにある程度余裕をもった幅にする必要があった。
このため、パターンの微細化が妨げられ、ＯＮ抵抗の良
好なパワーＭＯＳ Ｆ ＥＴを得ることができなかった
。また、微細化かｉ■能であるとしても極めて高価格の
プロセス装置と高度の技術を必要とし実際的でなかった
。
好なパワーＭＯＳ Ｆ ＥＴを得ることができなかった
。また、微細化かｉ■能であるとしても極めて高価格の
プロセス装置と高度の技術を必要とし実際的でなかった
。
この発明は、上記のような問題点を解消するためになさ
れたもので、パターンの微細化された、したかって、Ｏ
Ｎ抵抗の良好な半導体装置を提供することを目的とする
。
れたもので、パターンの微細化された、したかって、Ｏ
Ｎ抵抗の良好な半導体装置を提供することを目的とする
。
この発明に係る半導体装置は、ソース電極とのコンタク
ト面となるソース領域表面の全部または一部をソース領
域の深さ以上掘り下げて露出させたソース領域とＰチャ
ネル領域とを、ソース電極で短絡した構造を有するもの
である。
ト面となるソース領域表面の全部または一部をソース領
域の深さ以上掘り下げて露出させたソース領域とＰチャ
ネル領域とを、ソース電極で短絡した構造を有するもの
である。
ソース電極でソース領域と短絡させたＥ記Ｐチャネル領
域は、従来のように、ソース領域形成時にマスクを設け
て短絡領域として残した部分ではなく、−−−ｑ形成し
たソース領域をその深さ以トに掘り下げて露出させた部
分である。したかって、この発明の構造によれば、従来
のマスク形成が不要になり、マスクを使用しないことに
よるパターンの微細化が可能である。
域は、従来のように、ソース領域形成時にマスクを設け
て短絡領域として残した部分ではなく、−−−ｑ形成し
たソース領域をその深さ以トに掘り下げて露出させた部
分である。したかって、この発明の構造によれば、従来
のマスク形成が不要になり、マスクを使用しないことに
よるパターンの微細化が可能である。
（実施例〕
第１図は、この発明の実施例を示し、′ｆＪＳ図に対応
するものである。
するものである。
図において、１〜７は第５図におけると同一または相当
部分を示すので、その説明は省略する。
部分を示すので、その説明は省略する。
実施例が従来例と異なる点は、ｎ＋リソース域４とＰチ
ャネル領域３のソース電極７による短絡構造である。
ャネル領域３のソース電極７による短絡構造である。
この短！？ｔＩ造は、ソース電極７とのコンタクト面と
なるｎ＋ソース領Ｌｔ４の全部を、その領域の深ざ以上
掘り下げ、その時露出したｎ＋リソース域４とＰチャネ
ル￥１Ｌｔ３とをソース電極７で短絡した構造になって
いる。
なるｎ＋ソース領Ｌｔ４の全部を、その領域の深ざ以上
掘り下げ、その時露出したｎ＋リソース域４とＰチャネ
ル￥１Ｌｔ３とをソース電極７で短絡した構造になって
いる。
次に作用を説明する。
露出させた一Ｆ上記チャネル領域３は、従来のプロセス
で行なったように、ｎ“ソース領域４の形成時にマスク
を設けて短絡領域として残した部分ではない。一旦形成
したｎ＋リソース域４を、その深さ以上に掘り下げて露
出させた部分である。
で行なったように、ｎ“ソース領域４の形成時にマスク
を設けて短絡領域として残した部分ではない。一旦形成
したｎ＋リソース域４を、その深さ以上に掘り下げて露
出させた部分である。
したがって、この構造によれば、従来のマスク形成を必
要としないことになり、それたけパターンの微細化が可
能になり、ＯＮ抵抗も改良されることになる。
要としないことになり、それたけパターンの微細化が可
能になり、ＯＮ抵抗も改良されることになる。
第３図および第４図は、上記微細化がどの程度達成され
るかを説明するためのＦＥＴの中間工程の断面図である
。第３図は実施例の断面図、第４図は従来例のそれであ
る。
るかを説明するためのＦＥＴの中間工程の断面図である
。第３図は実施例の断面図、第４図は従来例のそれであ
る。
第４図の従来例では、プロジェクションアライナを使用
した場合のプロセス的限界は、量産性も考慮すると、同
図（ａ）のように、抜き部分ａの幅で２μ、マスクによ
る残し部分すの幅で４μ程度である。マスクを除去し、
層間絶縁膜５を形成した後の抜き部分Ｃの幅は、同図す
のように、６μ程度となる。
した場合のプロセス的限界は、量産性も考慮すると、同
図（ａ）のように、抜き部分ａの幅で２μ、マスクによ
る残し部分すの幅で４μ程度である。マスクを除去し、
層間絶縁膜５を形成した後の抜き部分Ｃの幅は、同図す
のように、６μ程度となる。
一方、第５図の実施例では、そのプロセス的限界は、同
［−４（ａ ）のように ｎ ４ソース領域形成のため
の抜き部分ｄの幅で４μであり、ｎ０ソース領域４をそ
の深さ以上に掘り下げ、層間絶Ｕ膜５を形成した後の抜
き部分ｅの幅は、同図すのように、２μとなる。
［−４（ａ ）のように ｎ ４ソース領域形成のため
の抜き部分ｄの幅で４μであり、ｎ０ソース領域４をそ
の深さ以上に掘り下げ、層間絶Ｕ膜５を形成した後の抜
き部分ｅの幅は、同図すのように、２μとなる。
したがって、この計算からすれば、例えば、セル長１１
μのものが７μ程度となり、セル寸法で約３０〜４０％
の微細化が可能となる。
μのものが７μ程度となり、セル寸法で約３０〜４０％
の微細化が可能となる。
第２図は他の実施例を示す。この実施例は、ソース電極
７とのコンタクト面となるｎ３ソース領域４の一部を、
その領域の深さ以上掘り下げた例である。この例では、
コンタクトホールの一部をあけるためのマスク工程が追
加されるが、その精度は従来プロセスで得られ、また、
コンタクトホール内であれば、多少の位置ズレは１機能
的に致命的とならないので問題はない。
７とのコンタクト面となるｎ３ソース領域４の一部を、
その領域の深さ以上掘り下げた例である。この例では、
コンタクトホールの一部をあけるためのマスク工程が追
加されるが、その精度は従来プロセスで得られ、また、
コンタクトホール内であれば、多少の位置ズレは１機能
的に致命的とならないので問題はない。
また、上記各実施例において、選択的に掘り下げた直後
、その領域より重金属を拡散させることによって、高速
のダイオードを内蔵したパワーＭＯ５ＦＥＴを得ること
ができる。すなわち、従来の全面的に、またはコンタク
トホール全面より金属を拡散させたものに比較して、ダ
イオードに与える効果が大きく、かつ、電流通路として
のＰチャネル領域近傍のロードレイン領域に与える影響
が少ない良好なパワーＭＯＳＦＥＴを得ることができる
。
、その領域より重金属を拡散させることによって、高速
のダイオードを内蔵したパワーＭＯ５ＦＥＴを得ること
ができる。すなわち、従来の全面的に、またはコンタク
トホール全面より金属を拡散させたものに比較して、ダ
イオードに与える効果が大きく、かつ、電流通路として
のＰチャネル領域近傍のロードレイン領域に与える影響
が少ない良好なパワーＭＯＳＦＥＴを得ることができる
。
（発明の効果）
以上のように、この発明によれば、ソース電極とのコン
タクト面となるソース＠城を掘り下げて露出させたソー
ス領域とＰチャネル領域をソース電極で短絡した構造と
したので、パターンの微細化された、したがって、ＯＮ
抵抗の良好な半導体装置を得ることができる。
タクト面となるソース＠城を掘り下げて露出させたソー
ス領域とＰチャネル領域をソース電極で短絡した構造と
したので、パターンの微細化された、したがって、ＯＮ
抵抗の良好な半導体装置を得ることができる。
第１図はこの発明の実施例の断面図、第２図は他の実施
例の断面図、第３図（ａ）、（ｂ）は実施例における短
絡構造を説明するための断面図、第４図（ａ）、（ｂ）
は従来例における短絡構造を説明するための断面図、第
５図は従来の半導体装置の断面図である。 １はｎゝドレイン領域、２はｎ−ドレイン領域、３はＰ
チャネル領域、４はｎ＋ソース領域、５は層間絶縁膜、
６はゲート電極、７はソース電極である。 なお、図中、同一符号は同一または相当部分を示す。
例の断面図、第３図（ａ）、（ｂ）は実施例における短
絡構造を説明するための断面図、第４図（ａ）、（ｂ）
は従来例における短絡構造を説明するための断面図、第
５図は従来の半導体装置の断面図である。 １はｎゝドレイン領域、２はｎ−ドレイン領域、３はＰ
チャネル領域、４はｎ＋ソース領域、５は層間絶縁膜、
６はゲート電極、７はソース電極である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）ソース電極とのコンタクト面となるソース領域表
面の全部または一部をソース領域の深さ以上掘り下げて
露出させたソース領域とＰチャネル領域とを、ソース電
極で短絡した構造を有する半導体装置。 - （２）露出させたソース領域とＰチャネル領域より、重
金属を拡散させてラインタイムコントロールを施したこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091208A JPS63255971A (ja) | 1987-04-13 | 1987-04-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091208A JPS63255971A (ja) | 1987-04-13 | 1987-04-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255971A true JPS63255971A (ja) | 1988-10-24 |
Family
ID=14020009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091208A Pending JPS63255971A (ja) | 1987-04-13 | 1987-04-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255971A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210678A (ja) * | 1982-05-20 | 1983-12-07 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | パワ−ｍｏｓｆｅｔ構成体及びその製造方法 |
| JPS6021571A (ja) * | 1983-07-15 | 1985-02-02 | Tdk Corp | 半導体装置及びその製造方法 |
-
1987
- 1987-04-13 JP JP62091208A patent/JPS63255971A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210678A (ja) * | 1982-05-20 | 1983-12-07 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | パワ−ｍｏｓｆｅｔ構成体及びその製造方法 |
| JPS6021571A (ja) * | 1983-07-15 | 1985-02-02 | Tdk Corp | 半導体装置及びその製造方法 |
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