JPS6325504B2 - - Google Patents
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- Publication number
- JPS6325504B2 JPS6325504B2 JP54093773A JP9377379A JPS6325504B2 JP S6325504 B2 JPS6325504 B2 JP S6325504B2 JP 54093773 A JP54093773 A JP 54093773A JP 9377379 A JP9377379 A JP 9377379A JP S6325504 B2 JPS6325504 B2 JP S6325504B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- transistor
- stage circuit
- circuit
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
- H10D89/105—Integrated device layouts adapted for thermal considerations
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路特にBTL
（Balanced Transformerless：バランスド ト
ランスフオーマレス）パワーICにおける熱的条
件を配慮したレイアウト及びそれに関連した技術
に関する。
（Balanced Transformerless：バランスド ト
ランスフオーマレス）パワーICにおける熱的条
件を配慮したレイアウト及びそれに関連した技術
に関する。
パワートランジスタのごときそれ自体発熱源と
なる回路素子を有し、同一半導体チツプ上に入力
初段トランジスタのごとき熱的影響によりその動
作特性が変動し易い受熱素子を有する半導体集積
回路においては、これらトランジスタ、特にパワ
ートランジスタのレイアウトに配慮する必要があ
る。
なる回路素子を有し、同一半導体チツプ上に入力
初段トランジスタのごとき熱的影響によりその動
作特性が変動し易い受熱素子を有する半導体集積
回路においては、これらトランジスタ、特にパワ
ートランジスタのレイアウトに配慮する必要があ
る。
例えば第１図に示すBTLパワー回路はそれぞ
れに縦続接続された１対のトランジスタQ11，
Q12と他の１対のトランジスタQ21，Q22とを左右
対称に結線し同相逆相に入力することで負荷をバ
ランスさせて熱的不均一性を最小にするものであ
るが、これをその配置のまま第２図に示すように
一つの半導体基板１上に受熱素子となる入力初段
トランジスタQ3とともに配設した場合、パワー
素子Q11とQ22、Q12とQ21がそれぞれ同時に動作
するが、同時に動作する各２つの素子の間で受熱
素子Q3との距離l11≠l22、l12≠l21であるため２つ
のパワー素子より受熱素子への熱伝達時間が異な
り、入力初段トランジスタとしての動作が正常に
動作しないことになつた。
れに縦続接続された１対のトランジスタQ11，
Q12と他の１対のトランジスタQ21，Q22とを左右
対称に結線し同相逆相に入力することで負荷をバ
ランスさせて熱的不均一性を最小にするものであ
るが、これをその配置のまま第２図に示すように
一つの半導体基板１上に受熱素子となる入力初段
トランジスタQ3とともに配設した場合、パワー
素子Q11とQ22、Q12とQ21がそれぞれ同時に動作
するが、同時に動作する各２つの素子の間で受熱
素子Q3との距離l11≠l22、l12≠l21であるため２つ
のパワー素子より受熱素子への熱伝達時間が異な
り、入力初段トランジスタとしての動作が正常に
動作しないことになつた。
本発明は上記した従来技術の欠点を解消するた
めになされたものであり、その目的とするところ
は、BTLパワーICにおいて熱的影響による動作
の安定を配慮しかつチツプ面を有効に利用したレ
イアウト技術の提供にある。
めになされたものであり、その目的とするところ
は、BTLパワーICにおいて熱的影響による動作
の安定を配慮しかつチツプ面を有効に利用したレ
イアウト技術の提供にある。
上記目的を達成するためこの発明においては、
発熱源となる第１の回路において同時に動作する
素子を第２の回路に対して等距離となるように配
置することを一つの構成とするものであり、また
発熱源となる回路の上記配置された素子間を互い
に交差する配線により結線することを他の構成と
するものである。
発熱源となる第１の回路において同時に動作する
素子を第２の回路に対して等距離となるように配
置することを一つの構成とするものであり、また
発熱源となる回路の上記配置された素子間を互い
に交差する配線により結線することを他の構成と
するものである。
以下本発明を実施例にそつて詳述する。
第３図は本発明に先立つて考えられたBTLパ
ワーICのレイアウトの一例を示すものである。
同時に動作するトランジスタQ11，Q22が入力初
段トランジスタQ3から等距離（l11＝l22）に配置
され、同様にトランジスタQ12，Q21から等距離
（l12＝l21）に配置される。したがつてこれらBTL
回路よりの熱帰還量は受熱素子である入力初段ト
ランジスタに対し位相差がなく、回路は正常に動
作する。この例においてはBTLパワーICの配線
は一層配線であるため同図のように素子をう回す
る長い配線で複雑に結線される。
ワーICのレイアウトの一例を示すものである。
同時に動作するトランジスタQ11，Q22が入力初
段トランジスタQ3から等距離（l11＝l22）に配置
され、同様にトランジスタQ12，Q21から等距離
（l12＝l21）に配置される。したがつてこれらBTL
回路よりの熱帰還量は受熱素子である入力初段ト
ランジスタに対し位相差がなく、回路は正常に動
作する。この例においてはBTLパワーICの配線
は一層配線であるため同図のように素子をう回す
る長い配線で複雑に結線される。
第４図は本発明によるBTLパワーICのレイア
ウトの他の例を示すものである。各トランジスタ
Q11Q12とQ12Q21を入力初段トランジスタQ3から
それぞれ等距離に配置したことは第３図の場合と
同じであるが配線を交差させて２層とした点が異
なる。このような２層配線とすることにより配線
の長さが短かくなり、半導体基板面を有効に利用
し、チツプ寸法を拡大しなくてすむ。
ウトの他の例を示すものである。各トランジスタ
Q11Q12とQ12Q21を入力初段トランジスタQ3から
それぞれ等距離に配置したことは第３図の場合と
同じであるが配線を交差させて２層とした点が異
なる。このような２層配線とすることにより配線
の長さが短かくなり、半導体基板面を有効に利用
し、チツプ寸法を拡大しなくてすむ。
第５図及び第６図は第４図のBTL回路の詳細
なレイアウトを示すものである。同図において
p-Si基板（サブストレート）２上にn+埋込層３
を介して形成されたn-エピタキシヤル層４にp+
ベース５、n+エミツタ６、n+コレクタ取出し部
７がトランジスタを構成する。トランジスタ表面
では各ベース及び一部のエミツタ、コレクタに第
１層Al配線８が接続し、第１層Al配線上に層間
絶縁膜９を介して形成された第２層Al配線１０
がスルーホール１１を通して他部のコレクタ、エ
ミツタに接続する。そして第１の配線、例えば
Q12のエミツタとQ22のエミツタを結ぶ第１のAl
配線は第２の配線、例えばQ11のコレクタとQ21
のコレクタとを結ぶ第２のAl配線と交差する。
なレイアウトを示すものである。同図において
p-Si基板（サブストレート）２上にn+埋込層３
を介して形成されたn-エピタキシヤル層４にp+
ベース５、n+エミツタ６、n+コレクタ取出し部
７がトランジスタを構成する。トランジスタ表面
では各ベース及び一部のエミツタ、コレクタに第
１層Al配線８が接続し、第１層Al配線上に層間
絶縁膜９を介して形成された第２層Al配線１０
がスルーホール１１を通して他部のコレクタ、エ
ミツタに接続する。そして第１の配線、例えば
Q12のエミツタとQ22のエミツタを結ぶ第１のAl
配線は第２の配線、例えばQ11のコレクタとQ21
のコレクタとを結ぶ第２のAl配線と交差する。
このような２層配線構造は第７図ａ〜ｄに示す
プロセスによつて製造される。
プロセスによつて製造される。
(a) p-Si基板２上にn+埋込層３を介してn-エピ
タキシヤル層４を形成し、p+アイソレーシヨ
ン拡散、p+ベース５拡散、n+エミツタ（コレ
クタ）６拡散後、表面酸化膜のコンタクト・ホ
トエツチングを行ない、Al蒸着、パターンエ
ツチによつて第１のAl配線８を形成する。
タキシヤル層４を形成し、p+アイソレーシヨ
ン拡散、p+ベース５拡散、n+エミツタ（コレ
クタ）６拡散後、表面酸化膜のコンタクト・ホ
トエツチングを行ない、Al蒸着、パターンエ
ツチによつて第１のAl配線８を形成する。
(b) 全面にポリイミド樹脂（ポリイミド・イソイ
ンドロキナゾリンジオン）膜９を回転塗布によ
り平坦に形成する。
ンドロキナゾリンジオン）膜９を回転塗布によ
り平坦に形成する。
(c) ポリイミド樹脂膜にスルーホール１１を形成
する。
する。
(d) Al蒸着、パターンエツチによつて第２のAl
配線１０を形成し、その一部は第１の配線に接
続される。
配線１０を形成し、その一部は第１の配線に接
続される。
上記層間絶縁膜に使用したポリイミド樹脂は加
工温度が400℃と比較的高く、形成後の温度処理
にも安定であり、粘稠状態で表面平坦に塗布形成
され、CVD（気相化学反応堆積）法等による無機
系ガラス（SiO2）に比してピンホール等が少な
いため上下Al線間の短絡も少なく、必要に応じ
て厚く形成できる等の利点を有し、信頼性のある
２層配線構造を提供できる。
工温度が400℃と比較的高く、形成後の温度処理
にも安定であり、粘稠状態で表面平坦に塗布形成
され、CVD（気相化学反応堆積）法等による無機
系ガラス（SiO2）に比してピンホール等が少な
いため上下Al線間の短絡も少なく、必要に応じ
て厚く形成できる等の利点を有し、信頼性のある
２層配線構造を提供できる。
第１図はBTL回路の結線図、第２図は従来の
BTLパワーICのレイアウトの例を示す平面図、
第３図は本発明に先だつて本発明者によつて考え
られたBTLパワーICのレイアウトを示す平面図、
第４図は本発明によるBTLパワーICのレイアウ
トの実施例を示す平面図、第５図は本発明による
BTLの詳細なレイアウト例を示す平面図、第６
図は第５図におけるA1−A2断面図、第７図ａ〜
ｄは本発明による２層配線構造を得るためのプロ
セスを示す各工程の半導体表面部断面図である。 １……半導体基板（チツプ）、２……p-Si基板、
３……n+埋込層、４……n-エピタキシヤル層、
５……p+ベース、６……n+エミツタ、７……n+
コレクタ取出し部、８……第１層Al配線、９…
…層間絶縁膜、１０……第２層Al配線、１１…
…スルーホール。
BTLパワーICのレイアウトの例を示す平面図、
第３図は本発明に先だつて本発明者によつて考え
られたBTLパワーICのレイアウトを示す平面図、
第４図は本発明によるBTLパワーICのレイアウ
トの実施例を示す平面図、第５図は本発明による
BTLの詳細なレイアウト例を示す平面図、第６
図は第５図におけるA1−A2断面図、第７図ａ〜
ｄは本発明による２層配線構造を得るためのプロ
セスを示す各工程の半導体表面部断面図である。 １……半導体基板（チツプ）、２……p-Si基板、
３……n+埋込層、４……n-エピタキシヤル層、
５……p+ベース、６……n+エミツタ、７……n+
コレクタ取出し部、８……第１層Al配線、９…
…層間絶縁膜、１０……第２層Al配線、１１…
…スルーホール。
Claims (1)
- １ 矩形をなす一つの半導体基板内に入力段回路
と出力段回路とを構成する複数のトランジスタが
配設されてなる半導体集積回路装置であつて、入
力段回路のトランジスタが半導体基板の一辺に近
接して配設され、一方、上記出力段回路は第１ト
ランジスタQ11と第２トランジスタQ12とが縦続
接続され、第３トランジスタQ21と第４トランジ
スタQ22とが縦続接続され、Q11およびQ21のコレ
クタとが共通接続され、Q12およびQ22のエミツ
タとが共通接続され、Q11，Q22とQ12，Q21とが
交互に同時オンするBTL回路を構成してなり、
上記半導体基板の一辺と向い合う反対側の他辺に
おいてQ11，Q22が上記入力段回路のトランジス
タの位置からそれぞれ等距離に配列され、そして
Q12がQ11に、Q21がQ22にそれぞれ並んで、かつ
Q12およびQ21が入力段回路のトランジスタから
それぞれ等距離に配列されてなり、上記Q11およ
びQ21のコレクタ共通接続は基板上に設けられた
第１の配線により、上記Q12およびQ22のエミツ
タ共通接続は基板上に設けられた第２の配線によ
りなされ、その第１の配線と第２の配線とは層間
絶縁膜を介して交差してなることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9377379A JPS5618455A (en) | 1979-07-25 | 1979-07-25 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9377379A JPS5618455A (en) | 1979-07-25 | 1979-07-25 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5618455A JPS5618455A (en) | 1981-02-21 |
| JPS6325504B2 true JPS6325504B2 (ja) | 1988-05-25 |
Family
ID=14091734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9377379A Granted JPS5618455A (en) | 1979-07-25 | 1979-07-25 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5618455A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134056A (ja) * | 1984-12-04 | 1986-06-21 | Nec Corp | 半導体集積回路装置 |
| KR100434237B1 (ko) * | 2001-11-26 | 2004-06-04 | 페어차일드코리아반도체 주식회사 | 반도체 집적회로의 열검출 차단 회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199480A (ja) * | 1975-02-28 | 1976-09-02 | Hitachi Ltd |
-
1979
- 1979-07-25 JP JP9377379A patent/JPS5618455A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5618455A (en) | 1981-02-21 |
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