JPH05217816A - 位置合せパターン - Google Patents
位置合せパターンInfo
- Publication number
- JPH05217816A JPH05217816A JP5640292A JP5640292A JPH05217816A JP H05217816 A JPH05217816 A JP H05217816A JP 5640292 A JP5640292 A JP 5640292A JP 5640292 A JP5640292 A JP 5640292A JP H05217816 A JPH05217816 A JP H05217816A
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- JP
- Japan
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- pattern
- type conductive
- conductive layer
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- Pending
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 層間層を有する電子素子形成プロセスにおけ
る層間層上層下層パターンの位置合せに有効な電子素子
形成位置合せパターンに関し、膜厚約１０μｍのシリコ
ン層を介する位置合せパターンを重ね合わすことなく、
位置合せを行えるようにすることを目的とする。 【構成】 下層のｎ形導電層の位置合せパターンの一部
を、膜厚約１０μｍ上層のＰ形導電層の位置合せパター
ンが周囲を取りかこむように、平面上の上下、左右の位
置関係で位置合せできるようにしたものである。この位
置合せパターンによると、膜厚約１０μｍの層間層を介
した位置合せも大幅にずれることなく容易に作業できる
ようになる。
る層間層上層下層パターンの位置合せに有効な電子素子
形成位置合せパターンに関し、膜厚約１０μｍのシリコ
ン層を介する位置合せパターンを重ね合わすことなく、
位置合せを行えるようにすることを目的とする。 【構成】 下層のｎ形導電層の位置合せパターンの一部
を、膜厚約１０μｍ上層のＰ形導電層の位置合せパター
ンが周囲を取りかこむように、平面上の上下、左右の位
置関係で位置合せできるようにしたものである。この位
置合せパターンによると、膜厚約１０μｍの層間層を介
した位置合せも大幅にずれることなく容易に作業できる
ようになる。
Description
【０００１】
【産業上の利用分野】本発明は、層間層を有する電子素
子形成プロセスにおける層間層上層下層パターンの位置
合せに有効な電子素子形成位置合せパターンに関するも
のである。
子形成プロセスにおける層間層上層下層パターンの位置
合せに有効な電子素子形成位置合せパターンに関するも
のである。
【０００２】本発明の概要は、バイポーラＩＣにおける
各導電層間の位置合せは、各導電層に付随する位置合せ
パターンで行っている。最初に形成されるファーストパ
ターンｎ形導電層の位置合せパターンは、膜厚約１０μ
ｍのｎ形シリコン層の下層に形成されるので、膜厚約１
０μｍのｎ形シリコン層上に形成される導電層パターン
位置合せで、ファーストパターンの位置合せパターンが
見えにくい。従来技術のように位置合せパターンの重ね
合せでは、位置合せ作業での位置合せパターンの適合状
態がわからず、結果的にはずれていることが多い。そこ
で、ファーストパターンとの位置合せを、平面上の上
下、左右の位置関係で位置合せできるようにしたもので
ある。この位置合せパターンによると、膜厚約１０μｍ
の層間層を介した位置合せも大幅にずれることなく容易
に作業できるようになる。
各導電層間の位置合せは、各導電層に付随する位置合せ
パターンで行っている。最初に形成されるファーストパ
ターンｎ形導電層の位置合せパターンは、膜厚約１０μ
ｍのｎ形シリコン層の下層に形成されるので、膜厚約１
０μｍのｎ形シリコン層上に形成される導電層パターン
位置合せで、ファーストパターンの位置合せパターンが
見えにくい。従来技術のように位置合せパターンの重ね
合せでは、位置合せ作業での位置合せパターンの適合状
態がわからず、結果的にはずれていることが多い。そこ
で、ファーストパターンとの位置合せを、平面上の上
下、左右の位置関係で位置合せできるようにしたもので
ある。この位置合せパターンによると、膜厚約１０μｍ
の層間層を介した位置合せも大幅にずれることなく容易
に作業できるようになる。
【０００３】
【従来の技術】半導体ＩＣを始めとする電子素子は、そ
の構成材料、構造、素子パターンなど多岐にわたり、多
様な用途に活用されている。この電子素子形成プロセス
で最も一般的に使われているのが、フォトレジストを用
いた微細加工技術である。フォトレジストを用いた微細
加工技術では、平面上及び立体的パターンの組合せによ
り電子素子を形成しており、それぞれのパターンが相互
に関連をもって形成されている。パターン相互の位置関
係を適合させるのに、それぞれのパターンに位置合せパ
ターンが付随しており、この位置合せパターンを所定の
位置に合せることにより、パターン相互の適合をはかっ
ている。半導体電子素子、例えば、シリコン基板を用い
たバイポーラＩＣは、図４に示すような構造となってい
る。まずＰ形シリコン基板１３に、シリコン酸化膜を使
った選択拡散法によりｎ形導電層１４を形成する。次に
ｎ形シリコン層１５を堆積し、シリコン酸化膜を使った
選択拡散法によりＰ形導電層１４の素子分離層を形成す
る。このあと同様にシリコン酸化膜を使った選択拡散法
により順次Ｐ形導電層１７、１８、同じくＰ形導電層１
９、２０、ｎ形導電層２１、２２、２３を形成する。そ
れぞれの導電層の所定の位置に、電極取り出し穴１７
Ａ、１８Ａ、２１Ａ、１９Ａ、２２Ａ、２３Ａ、２０
Ａ、２０Ｂを開け、図示していないが、例えばアルミニ
ウム蒸着膜で配線する。Ｐ形導電層１７をエミッタ、Ｐ
形導電層１８をコレクター、ｎ形導電層２１をベースと
することによりｐｎｐトランジスター、同様に、ｎ形導
電層２３をエミッタ、ｎ形導電層２２をコレクター、Ｐ
形導電層１９をべースとすることによりｎｐｎトランジ
ターがそれぞれできる。また、Ｐ形導電層２０により抵
抗でき、トランジスタと抵抗を所定の基準で配線するこ
とにより電子回路が形成され、バイポーラＩＣが完成す
る。ｎ形導電層１４は、ｐｎｐトランジスタのベース２
１の内部抵抗を、またｎｐｎトランジスタのコレクター
２２の内部抵抗を小さくして、トランジスタの特性向上
をはかるように設置されている。このｎ形導電層１４
は、Ｐ形導電層１６、Ｐ形導電層１７、１８、Ｐ形導電
層１９、２０、ｎ形導電層２１、２２、２３を形成する
ときにほどこされる熱拡散処理により少しずつシリコン
基板１３及びシリコン層１５に拡散形成されるものであ
る。このように、ｎ形導電層１４は、それぞれＩＣを構
成する素子形成の所定の位置に形成されることが必要と
なる。ｎ形導電層１４とｎｐｎトランジスタ及びｐｎｐ
トランジスタとの位置を合わせる方法は、ｎ形導電層１
４のパターンを形成するときに、位置合せパターン２
４、２５を形成し、この位置合せパターン２４、２５を
基準に、Ｐ形導電層１６、Ｐ形導電層１７、１８、Ｐ形
導電層１９、２０、ｎ形導電層２１、２２、２３、電極
取り出し穴１７Ａ、１８Ａ、２１Ａ、１９Ａ、２２Ａ、
２３Ａ、２０Ａ、２０Ｂ及びアルミニウム配線などに付
随する位置合せパターン２４、２５、２６、２７を合わ
せる方法が用いられている。例えば、図５、図６、図７
に示すように、ｎ形導電層１４のパターンを形成すると
きは、図６の位置合せパターン２４Ｂ、２５Ｂを形成す
る。次にＰ形導電層１６のパターンを形成するときに図
５の位置合わせパターン２４Ａ、２５Ａ、２６Ａ、２７
Ａを形成する。このとき、図７に示すように、位置合せ
パターン２４Ａは、位置合せパターン２４Ｂに、位置合
せパターン２５Ａは、位置合せパターン２５Ｂに重ね合
わせるように合せる。この位置合せパターン２４Ａと２
４Ｂ、２５Ａと２５Ｂを重ね合わせることにより、Ｐ形
導電層１６は、ｎ形導電層１４に対して所定の位置に形
成される。以下同様にして、Ｐ形導電層１７、１８及び
１９、２０、ｎ形導電層２１、２２、２３が位置合わせ
パターン２４Ａ、２５Ａ、２６Ａ、２７Ａ、２４Ａ、２
５Ｂに基づき所定の位置に形成される。
の構成材料、構造、素子パターンなど多岐にわたり、多
様な用途に活用されている。この電子素子形成プロセス
で最も一般的に使われているのが、フォトレジストを用
いた微細加工技術である。フォトレジストを用いた微細
加工技術では、平面上及び立体的パターンの組合せによ
り電子素子を形成しており、それぞれのパターンが相互
に関連をもって形成されている。パターン相互の位置関
係を適合させるのに、それぞれのパターンに位置合せパ
ターンが付随しており、この位置合せパターンを所定の
位置に合せることにより、パターン相互の適合をはかっ
ている。半導体電子素子、例えば、シリコン基板を用い
たバイポーラＩＣは、図４に示すような構造となってい
る。まずＰ形シリコン基板１３に、シリコン酸化膜を使
った選択拡散法によりｎ形導電層１４を形成する。次に
ｎ形シリコン層１５を堆積し、シリコン酸化膜を使った
選択拡散法によりＰ形導電層１４の素子分離層を形成す
る。このあと同様にシリコン酸化膜を使った選択拡散法
により順次Ｐ形導電層１７、１８、同じくＰ形導電層１
９、２０、ｎ形導電層２１、２２、２３を形成する。そ
れぞれの導電層の所定の位置に、電極取り出し穴１７
Ａ、１８Ａ、２１Ａ、１９Ａ、２２Ａ、２３Ａ、２０
Ａ、２０Ｂを開け、図示していないが、例えばアルミニ
ウム蒸着膜で配線する。Ｐ形導電層１７をエミッタ、Ｐ
形導電層１８をコレクター、ｎ形導電層２１をベースと
することによりｐｎｐトランジスター、同様に、ｎ形導
電層２３をエミッタ、ｎ形導電層２２をコレクター、Ｐ
形導電層１９をべースとすることによりｎｐｎトランジ
ターがそれぞれできる。また、Ｐ形導電層２０により抵
抗でき、トランジスタと抵抗を所定の基準で配線するこ
とにより電子回路が形成され、バイポーラＩＣが完成す
る。ｎ形導電層１４は、ｐｎｐトランジスタのベース２
１の内部抵抗を、またｎｐｎトランジスタのコレクター
２２の内部抵抗を小さくして、トランジスタの特性向上
をはかるように設置されている。このｎ形導電層１４
は、Ｐ形導電層１６、Ｐ形導電層１７、１８、Ｐ形導電
層１９、２０、ｎ形導電層２１、２２、２３を形成する
ときにほどこされる熱拡散処理により少しずつシリコン
基板１３及びシリコン層１５に拡散形成されるものであ
る。このように、ｎ形導電層１４は、それぞれＩＣを構
成する素子形成の所定の位置に形成されることが必要と
なる。ｎ形導電層１４とｎｐｎトランジスタ及びｐｎｐ
トランジスタとの位置を合わせる方法は、ｎ形導電層１
４のパターンを形成するときに、位置合せパターン２
４、２５を形成し、この位置合せパターン２４、２５を
基準に、Ｐ形導電層１６、Ｐ形導電層１７、１８、Ｐ形
導電層１９、２０、ｎ形導電層２１、２２、２３、電極
取り出し穴１７Ａ、１８Ａ、２１Ａ、１９Ａ、２２Ａ、
２３Ａ、２０Ａ、２０Ｂ及びアルミニウム配線などに付
随する位置合せパターン２４、２５、２６、２７を合わ
せる方法が用いられている。例えば、図５、図６、図７
に示すように、ｎ形導電層１４のパターンを形成すると
きは、図６の位置合せパターン２４Ｂ、２５Ｂを形成す
る。次にＰ形導電層１６のパターンを形成するときに図
５の位置合わせパターン２４Ａ、２５Ａ、２６Ａ、２７
Ａを形成する。このとき、図７に示すように、位置合せ
パターン２４Ａは、位置合せパターン２４Ｂに、位置合
せパターン２５Ａは、位置合せパターン２５Ｂに重ね合
わせるように合せる。この位置合せパターン２４Ａと２
４Ｂ、２５Ａと２５Ｂを重ね合わせることにより、Ｐ形
導電層１６は、ｎ形導電層１４に対して所定の位置に形
成される。以下同様にして、Ｐ形導電層１７、１８及び
１９、２０、ｎ形導電層２１、２２、２３が位置合わせ
パターン２４Ａ、２５Ａ、２６Ａ、２７Ａ、２４Ａ、２
５Ｂに基づき所定の位置に形成される。
【０００４】
【発明が解決しようとする課題】従来の位置合せパター
ンでは、位置合せパターンが重ね合せられるため、位置
合せ作業において、下層の膜厚約１０μｍのシリコン層
を介して見る位置合せパターンが見えにくいという欠点
がある。本発明は、この欠点を解決するため、膜厚約１
０μｍのシリコン層を介する位置合せパターンを重ね合
わすことなく、位置合せを行えるようにすることを目的
とする。
ンでは、位置合せパターンが重ね合せられるため、位置
合せ作業において、下層の膜厚約１０μｍのシリコン層
を介して見る位置合せパターンが見えにくいという欠点
がある。本発明は、この欠点を解決するため、膜厚約１
０μｍのシリコン層を介する位置合せパターンを重ね合
わすことなく、位置合せを行えるようにすることを目的
とする。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため、下層のｎ形導電層の位置合せパターンの一部
を、膜厚約１０μｍ上層のＰ形導電層の位置合せパター
ンが周囲を取りかこむように配置したものである。図１
は、本発明の位置合せパターンを示す平面図である。図
２は、ファーストパターン、ｎ形導電層パターンの位置
合せパターン１０、１１、１２で、図２は、膜厚約１０
μｍのｎ形シリコン層１５上に形成されるＰ形導電層１
６の位置合せパターンである。図３は、前記ファースト
パターンｎ形導電層１４の位置合せパターン１０、１
１、１２に、Ｐ形導電層１６の位置合せパターン１、
２、３、４、５、６、７、８、９を位置合せした状態を
示すものである。
するため、下層のｎ形導電層の位置合せパターンの一部
を、膜厚約１０μｍ上層のＰ形導電層の位置合せパター
ンが周囲を取りかこむように配置したものである。図１
は、本発明の位置合せパターンを示す平面図である。図
２は、ファーストパターン、ｎ形導電層パターンの位置
合せパターン１０、１１、１２で、図２は、膜厚約１０
μｍのｎ形シリコン層１５上に形成されるＰ形導電層１
６の位置合せパターンである。図３は、前記ファースト
パターンｎ形導電層１４の位置合せパターン１０、１
１、１２に、Ｐ形導電層１６の位置合せパターン１、
２、３、４、５、６、７、８、９を位置合せした状態を
示すものである。
【０００６】
【作用】ファーストパターンｎ形導電層の位置合せパタ
ーン１２は、膜厚約１０μｍのｎ形シリコン層上に形成
されるＰ形導電層の位置合せパターン２、４、６、８に
より平面上の上下、左右の中央に位置するように位置合
せをおこなえるようになる。
ーン１２は、膜厚約１０μｍのｎ形シリコン層上に形成
されるＰ形導電層の位置合せパターン２、４、６、８に
より平面上の上下、左右の中央に位置するように位置合
せをおこなえるようになる。
【０００７】
【実施例】本発明の構成において、バイポーラＩＣに本
発明を適用した一実施例を用いて説明する。本発明の一
実施例であるバイポーラＩＣにおける本発明に係わる位
置合せパターン及び位置合せ方法を示す図１、図２、図
３（いずれも平面図）を用いて説明する。なお実施例の
全図において同一機能を有するものは、同一符号を付
け、そのくり返しの説明は省略する。Ｐ形シリコン基板
１３にファーストパターンのｎ形導電層１４をフォトレ
ジストを使った微細加工技術及びシリコン酸化膜を使っ
た選択拡散法で形成する。このとき、バイポーラＩＣ製
造に必要な、これから形成する各導電層相互間の位置決
めの基準となる位置合せパターン１０、１１、１２を図
２に示すように形成する。次に、ｎ形シリコン層１５を
膜厚約１０μｍ堆積し、その表面に、フォトレジストを
使った微細加工技術及びシリコン酸化膜を使った選択拡
散法によりＰ形導電層１６を形成する。このＰ形導電層
１６の位置は、前記ファーストパターンｎ形導電層１４
の位置合せパターン１０、１１、１２に、Ｐ形導電層１
６に付随する図１に示す位置合せパターン１、２、３、
４、５、６、７、８、９を合わせることにより決められ
る。すなわち、図３に示すように、位置合せパターン１
０と１を合わせる。この位置合せパターン１０と１は方
向を決める位置合わせパターンで、これ以後の工程、例
えば、Ｐ形導電層１７、１８に付随する位置合せパター
ンにもあり、位置合せ１０、１に合わせる。位置合せパ
ターン１０と１は、前記したように、重ね合せられるた
め、実際の位置合せ作業では適合状態の判断ができな
い。本発明では、ファーストパターンのｎ形導電層１４
の位置合せパターン１２を設けて、この位置合せパター
ン１２が、Ｐ形導電層１６の位置合せパターン２と６及
び４と８の中央に位置するように位置合せ作業を行う。
そして、位置合せパターン１１と２は結果的に位置合せ
の適合状態を見極めるのに有効である。そして、図示し
ないが、この後Ｐ形導電層１７、１８、Ｐ形導電層１
９、２０、ｎ形導電層２１、２２、２３、電極取り出し
穴１７Ａ、１８Ａ、１９Ａ、２０Ａ、２０Ｂ、２１Ａ、
２２Ａ、２３Ａ及びアルミニウム配線の形成などバイポ
ーラＩＣに必要な各導電層を、前記位置合せパターン
１、２、３、４、５、６、７、８、９及び１０、１１、
１２を基準に所定の位置に形成して、バイポーラＩＣが
完成する。以上本発明は、前記実施例に限定したもので
なく、その要旨を逸脱しない範囲において、種々変形し
得ることは勿論である。例えば、本考案では、十字印及
び正方形を使ったが、同様の効果のあるパターンである
ならば、特にパターンの形状は限定しない。
発明を適用した一実施例を用いて説明する。本発明の一
実施例であるバイポーラＩＣにおける本発明に係わる位
置合せパターン及び位置合せ方法を示す図１、図２、図
３（いずれも平面図）を用いて説明する。なお実施例の
全図において同一機能を有するものは、同一符号を付
け、そのくり返しの説明は省略する。Ｐ形シリコン基板
１３にファーストパターンのｎ形導電層１４をフォトレ
ジストを使った微細加工技術及びシリコン酸化膜を使っ
た選択拡散法で形成する。このとき、バイポーラＩＣ製
造に必要な、これから形成する各導電層相互間の位置決
めの基準となる位置合せパターン１０、１１、１２を図
２に示すように形成する。次に、ｎ形シリコン層１５を
膜厚約１０μｍ堆積し、その表面に、フォトレジストを
使った微細加工技術及びシリコン酸化膜を使った選択拡
散法によりＰ形導電層１６を形成する。このＰ形導電層
１６の位置は、前記ファーストパターンｎ形導電層１４
の位置合せパターン１０、１１、１２に、Ｐ形導電層１
６に付随する図１に示す位置合せパターン１、２、３、
４、５、６、７、８、９を合わせることにより決められ
る。すなわち、図３に示すように、位置合せパターン１
０と１を合わせる。この位置合せパターン１０と１は方
向を決める位置合わせパターンで、これ以後の工程、例
えば、Ｐ形導電層１７、１８に付随する位置合せパター
ンにもあり、位置合せ１０、１に合わせる。位置合せパ
ターン１０と１は、前記したように、重ね合せられるた
め、実際の位置合せ作業では適合状態の判断ができな
い。本発明では、ファーストパターンのｎ形導電層１４
の位置合せパターン１２を設けて、この位置合せパター
ン１２が、Ｐ形導電層１６の位置合せパターン２と６及
び４と８の中央に位置するように位置合せ作業を行う。
そして、位置合せパターン１１と２は結果的に位置合せ
の適合状態を見極めるのに有効である。そして、図示し
ないが、この後Ｐ形導電層１７、１８、Ｐ形導電層１
９、２０、ｎ形導電層２１、２２、２３、電極取り出し
穴１７Ａ、１８Ａ、１９Ａ、２０Ａ、２０Ｂ、２１Ａ、
２２Ａ、２３Ａ及びアルミニウム配線の形成などバイポ
ーラＩＣに必要な各導電層を、前記位置合せパターン
１、２、３、４、５、６、７、８、９及び１０、１１、
１２を基準に所定の位置に形成して、バイポーラＩＣが
完成する。以上本発明は、前記実施例に限定したもので
なく、その要旨を逸脱しない範囲において、種々変形し
得ることは勿論である。例えば、本考案では、十字印及
び正方形を使ったが、同様の効果のあるパターンである
ならば、特にパターンの形状は限定しない。
【０００８】
【発明の効果】膜厚約１０μｍを介した電子素子製造に
おける素子構成パターン相互の位置合せにおいて、この
位置合せ用位置合せパターンを、平面上の上下、左右の
位置関係から位置合せできるようにしたもので、膜厚約
１０μｍを介したパターンの位置合せが正確に合せられ
るようになり、設計通りの、特性の良い電子素子が、製
造歩留り良く製造することができる。
おける素子構成パターン相互の位置合せにおいて、この
位置合せ用位置合せパターンを、平面上の上下、左右の
位置関係から位置合せできるようにしたもので、膜厚約
１０μｍを介したパターンの位置合せが正確に合せられ
るようになり、設計通りの、特性の良い電子素子が、製
造歩留り良く製造することができる。
【図１】本発明の位置合せパターン平面図。
【図２】本発明の位置合せパターン平面図。
【図３】本発明の位置合せ状態の平面図。
【図４】バイポーラＩＣ基本構成図。
【図５】従来例の位置合せパターン平面図。
【図６】従来例の位置合せパターン平面図。
【図７】従来例の位置合せ状態平面図。
１、２、３、４、５、６、７、８、９、１０、１１、１
２、及び２４、２５、２６、２７ 位置合せパターン １３、１４、１５、１６、１７、１８、１９、２０、２
１、２２、２３、１７Ａ、１８Ａ、１９Ａ、２０Ａ、２
０Ｂ、２１Ａ、２２Ａ、２３Ａ バイポーラＩＣ構成部
分。
２、及び２４、２５、２６、２７ 位置合せパターン １３、１４、１５、１６、１７、１８、１９、２０、２
１、２２、２３、１７Ａ、１８Ａ、１９Ａ、２０Ａ、２
０Ｂ、２１Ａ、２２Ａ、２３Ａ バイポーラＩＣ構成部
分。
Claims (1)
- 【請求項１】 基板上に素子パターンを形成する工程
と、前記基板上に層間層を形成する工程と、前記層間層
上に前記基板上素子パターンと結合して素子形成パター
ンを形成する工程から成る素子形成プロセスで、前記層
間層上の素子パターンに付帯する位置合せパターンが、
前記基板上の素子パターン形成時に形成される位置合せ
パターンと重ね合せる部分と周囲をとりかこむ部分とを
有することを特徴とする位置合せパターン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5640292A JPH05217816A (ja) | 1992-02-06 | 1992-02-06 | 位置合せパターン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5640292A JPH05217816A (ja) | 1992-02-06 | 1992-02-06 | 位置合せパターン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217816A true JPH05217816A (ja) | 1993-08-27 |
Family
ID=13026195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5640292A Pending JPH05217816A (ja) | 1992-02-06 | 1992-02-06 | 位置合せパターン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05217816A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9317777B2 (en) | 2013-10-04 | 2016-04-19 | Monotype Imaging Inc. | Analyzing font similarity for presentation |
| US9569865B2 (en) | 2012-12-21 | 2017-02-14 | Monotype Imaging Inc. | Supporting color fonts |
| US9626337B2 (en) | 2013-01-09 | 2017-04-18 | Monotype Imaging Inc. | Advanced text editor |
| US9691169B2 (en) | 2014-05-29 | 2017-06-27 | Monotype Imaging Inc. | Compact font hinting |
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| US11334750B2 (en) | 2017-09-07 | 2022-05-17 | Monotype Imaging Inc. | Using attributes for predicting imagery performance |
| US11537262B1 (en) | 2015-07-21 | 2022-12-27 | Monotype Imaging Inc. | Using attributes for font recommendations |
| US11657602B2 (en) | 2017-10-30 | 2023-05-23 | Monotype Imaging Inc. | Font identification from imagery |
-
1992
- 1992-02-06 JP JP5640292A patent/JPH05217816A/ja active Pending
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