JPS63246905A - 電界効果トランジスタ回路 - Google Patents
電界効果トランジスタ回路Info
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- JPS63246905A JPS63246905A JP8150887A JP8150887A JPS63246905A JP S63246905 A JPS63246905 A JP S63246905A JP 8150887 A JP8150887 A JP 8150887A JP 8150887 A JP8150887 A JP 8150887A JP S63246905 A JPS63246905 A JP S63246905A
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- Japan
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- gate
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- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 9
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 7
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに関するもので特にマイ
クロ波領域で用いられるガリウムひ素電界効果トランジ
スタ（以下ＧａＡｓＦＥＴと呼ぶ）に関するものである
。
クロ波領域で用いられるガリウムひ素電界効果トランジ
スタ（以下ＧａＡｓＦＥＴと呼ぶ）に関するものである
。
近年ＧａＡｓＦＥＴはその良好な特性によりマイクロ波
領域の増幅素子として広く用いられている。高出力用Ｇ
ａＡｓＦＥＴにおいても高出力化高周波化がおこなわれ
ている。
領域の増幅素子として広く用いられている。高出力用Ｇ
ａＡｓＦＥＴにおいても高出力化高周波化がおこなわれ
ている。
上述した従来の高出力ＧａＡｓＦＥＴは、そのゲート・
ソース間の電圧は一般的に２０〜３０Ｖとなっている。
ソース間の電圧は一般的に２０〜３０Ｖとなっている。
このため通常、長期信頼度によりドレイン・ソース間Ｄ
Ｃバイアス電圧はＩＯＶ前後で用いられる。このドレイ
ン・ソース間電圧が１０Ｖ前後であるため高出力化を図
る場合、ドレイン電流を増やさねばならない。ドレイン
電流を増やすことはＧａＡｓＦＥＴのゲート幅を増やす
ことでありチップ面積はゲート幅に比例して、大きくな
る。従来の高出力ＧａＡｓＦＥ’Ｔの電極構造は通常、
櫛形構造であるため高出力化を図る場合櫛形を付は加え
ることによりゲート幅を増やす必要がある。そのため、
チップは横手方向に長くなり非常に収り扱いが困難にな
る。以上述べた事はすべてソース・ドレイン間電圧がＩ
ＯＶ前後であるという事に起因する。これが従来のＧａ
ＡｓＦＥＴにおいて、高出力化を図る上で最大の欠点と
なっている。
Ｃバイアス電圧はＩＯＶ前後で用いられる。このドレイ
ン・ソース間電圧が１０Ｖ前後であるため高出力化を図
る場合、ドレイン電流を増やさねばならない。ドレイン
電流を増やすことはＧａＡｓＦＥＴのゲート幅を増やす
ことでありチップ面積はゲート幅に比例して、大きくな
る。従来の高出力ＧａＡｓＦＥ’Ｔの電極構造は通常、
櫛形構造であるため高出力化を図る場合櫛形を付は加え
ることによりゲート幅を増やす必要がある。そのため、
チップは横手方向に長くなり非常に収り扱いが困難にな
る。以上述べた事はすべてソース・ドレイン間電圧がＩ
ＯＶ前後であるという事に起因する。これが従来のＧａ
ＡｓＦＥＴにおいて、高出力化を図る上で最大の欠点と
なっている。
上述した従来のＧａＡｓＦＥＴに対し本発明はＧａＡｓ
ＦＥＴの動作ドレイン・ソース間バイアスを等測的に従
来よりも倍増するＧａＡｓＦＥＴ回路構成を提供すると
いう点において独創的内容を有する。
ＦＥＴの動作ドレイン・ソース間バイアスを等測的に従
来よりも倍増するＧａＡｓＦＥＴ回路構成を提供すると
いう点において独創的内容を有する。
本発明のＧａＡｓＦＥＴ回路はＮ個ＧａＡｓＦＥＴの互
いのソースとドレイン電極を接続し、接続しない１つの
ドレイン電極は外部回路と接続用とし接続しない１つの
ソース電極は接地する。
いのソースとドレイン電極を接続し、接続しない１つの
ドレイン電極は外部回路と接続用とし接続しない１つの
ソース電極は接地する。
さらに各ゲートは、各ＦＥＴのソースからみて負の電圧
をもつようにした適当な抵抗値をもつ低抗体により接続
し、かつ各ゲートは、ゲートに対して直列のコンデンサ
を介して、外部回路を接続させる。
をもつようにした適当な抵抗値をもつ低抗体により接続
し、かつ各ゲートは、ゲートに対して直列のコンデンサ
を介して、外部回路を接続させる。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路°図である。
本実施例はＧａＡｓＦＥＴを２つ用いたものである。２
つのＦＥＴすなわちＦＥＴＩとＦＥＴ２を用いる。ＦＥ
ＴＩのソースとＦＥＴ２のドレインを接続する。ＦＥＴ
Ｉのドレインは、ドレイン電圧、供給端子及びＰＦ出力
端子となる。ＦＥＴ２つのソースはグランドに接地する
。
つのＦＥＴすなわちＦＥＴＩとＦＥＴ２を用いる。ＦＥ
ＴＩのソースとＦＥＴ２のドレインを接続する。ＦＥＴ
Ｉのドレインは、ドレイン電圧、供給端子及びＰＦ出力
端子となる。ＦＥＴ２つのソースはグランドに接地する
。
各ＦＥＴのゲートは、抵抗Ｒ１，Ｒ２，Ｒ，、を用いて
ゲートバイアス電圧Ｖ Ｇ Ｉ ＋ ＶＯ２と接続する
。この時Ｖ６１． ＶＯ２は接点ａ、ｂの電圧ｙ 、。
ゲートバイアス電圧Ｖ Ｇ Ｉ ＋ ＶＯ２と接続する
。この時Ｖ６１． ＶＯ２は接点ａ、ｂの電圧ｙ 、。
■、が接点Ｃ及びｄの電圧Ｖ、、Ｖｄに対してＶ、
Ｖ、＝Ｖｂ Ｖｄであるかつ通常のＧａＡｓＦＥＴの
ゲートバイアス−１〜−３Ｖ程度になるように設定され
る。このようにバイアスを設定することによりＦＥＴＩ
のドーレインに加えられる電圧はＦＥＴＩ及びＦＥＴ２
により分活され、さらにゲートドレイン間の電圧も通常
の使用レベルにあるため、耐圧的に無理な〈従来の２倍
とすることができる。各ＰＥＴのゲー゛トはさらにコン
デンサＣ１及びＣ２を用いて、ＲＦ入力端子と接続する
。
Ｖ、＝Ｖｂ Ｖｄであるかつ通常のＧａＡｓＦＥＴの
ゲートバイアス−１〜−３Ｖ程度になるように設定され
る。このようにバイアスを設定することによりＦＥＴＩ
のドーレインに加えられる電圧はＦＥＴＩ及びＦＥＴ２
により分活され、さらにゲートドレイン間の電圧も通常
の使用レベルにあるため、耐圧的に無理な〈従来の２倍
とすることができる。各ＰＥＴのゲー゛トはさらにコン
デンサＣ１及びＣ２を用いて、ＲＦ入力端子と接続する
。
第２図は本発明の第２の実施例を示す回路図である。本
実施例では第１の実施例で示したＦＥＴ１とＦＥＴ２を
デュアルゲートＦＥＴに置き換えたものである。ＦＥＴ
Ｉ及びＦＥＴ２の各ゲートはデュアルゲートＦＥＴのゲ
ート１とゲート２に相当する。デュアルゲートＦＥＴを
用いることにより個々のＰＥＴを２個用いる場合に比べ
て、ソース抵抗等の余分な抵抗成分を排除しかつチップ
面積的にもコンパクタに同等の機能を有する利点がある
。
実施例では第１の実施例で示したＦＥＴ１とＦＥＴ２を
デュアルゲートＦＥＴに置き換えたものである。ＦＥＴ
Ｉ及びＦＥＴ２の各ゲートはデュアルゲートＦＥＴのゲ
ート１とゲート２に相当する。デュアルゲートＦＥＴを
用いることにより個々のＰＥＴを２個用いる場合に比べ
て、ソース抵抗等の余分な抵抗成分を排除しかつチップ
面積的にもコンパクタに同等の機能を有する利点がある
。
以上説明したように本発明は、通常のＧａＡｓＦＥＴを
直列にして使用するためドレイン電圧を通常のドレイン
電圧の使用するＦＥＴの個数分だけ高く設定できる。そ
のためチップサイズを横方向に長くすることなく高出力
化することができる効果がある。
直列にして使用するためドレイン電圧を通常のドレイン
電圧の使用するＦＥＴの個数分だけ高く設定できる。そ
のためチップサイズを横方向に長くすることなく高出力
化することができる効果がある。
第１図は本発明の第１の実施例を示す回路図。
第２図は本発明の第２の実施例を示す回路図である。
ＦＥＴＩ、ＦＥＴ２は電界効果トランジスタ、ＦＥＴ２
はデュアルゲート電界効果トランジスタ、Ｒ１−Ｒ３は
抵抗、Ｃ１〜Ｃ２はコンデンサを示す。
はデュアルゲート電界効果トランジスタ、Ｒ１−Ｒ３は
抵抗、Ｃ１〜Ｃ２はコンデンサを示す。
Claims (1)
- Ｎ個（Ｎ≧２）の電界効果トランジスタの互いのソース
電極とドレイン電極を接続し接続しない１つのドレイン
電極と１つの接地したソース電極を有し、かつ各電界効
果トランジスタのゲート電位がソース電位に対し一定の
電圧を有する抵抗値の低抗体により各ゲート電極が接続
されかつ各ゲート電極が直列の容量素子を介して外部回
路と接続されることを特徴とする電界効果トランジスタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8150887A JPS63246905A (ja) | 1987-04-01 | 1987-04-01 | 電界効果トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8150887A JPS63246905A (ja) | 1987-04-01 | 1987-04-01 | 電界効果トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246905A true JPS63246905A (ja) | 1988-10-13 |
Family
ID=13748297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8150887A Pending JPS63246905A (ja) | 1987-04-01 | 1987-04-01 | 電界効果トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246905A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547711A (en) * | 1978-10-02 | 1980-04-04 | Hitachi Ltd | Amplifying circuit |
-
1987
- 1987-04-01 JP JP8150887A patent/JPS63246905A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547711A (en) * | 1978-10-02 | 1980-04-04 | Hitachi Ltd | Amplifying circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960528 |