JPS63245183A

JPS63245183A - アナログ信号処理回路

Info

Publication number: JPS63245183A
Application number: JP62079179A
Authority: JP
Inventors: Hiroshige Goto; 浩成後藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-31
Filing date: 1987-03-31
Publication date: 1988-10-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はアナログ信号処理回路に係り、特にＣＯＤの出
力信号回路に適した信号処理回路に関する。

（従来の技術）第３図にはＣＯＤの出力信号波形の一例が示されている
。同図において、ＣＣＤの出力信号はＣＣＤレジスタの
空送り信号期間Ｔ　ａ　ｓ黒基準画素信号期間Ｔｂ、及
び受光画素信号期間Ｔｃに分かれており、これらの期間
Ｔａ　ＳＴｂ　％及びＴｃが時系列的に出力されている
。また、ＣＣＤの出力信号は空送り信号期間Ｔａにおい
て一定の直流オフセットＶｏｓを存するとともに、黒基
準画素信号期間Ｔｂの信号レベルを基準にしたときの受
光Ｗ４素信号期間Ｔｃにおける受光入力に対する検出信
号レベルは図中、電圧差Ｖｓｆｇで示される黒基準画素
レベルである。従って、検出能力を高めるためには、（１）　直流オフセットＶｓｏの補償（２）　黒基準画素レベルＶｓｉｇの補償の２点を考慮
しなければならない。

ところで、第４図には従来のＣＣＤＣＤ出力信号処理ロ
ー例が示されている。図中、ＣＣＤの最後段の転送電極
（図示せず）からの信号電荷は最後段端子１から′！Ｊ
１のリセットゲート２を経て第１の浮遊拡散［３に流入
し、この浮遊拡散層３の電圧レベルは第１のリセットゲ
ート４を開くことによりリセットレベルＶｒｅｒに設定
される。また、浮１！ｌ絋散ｆｆ１３の信号レベルがソ
ースフォロワ回路等の第１の出カバ１ファ手段５を作動
させて信号出力端子６に信号レベルが現れるようになっ
ている。更に、第１の出力ゲート２、第１の浮遊拡散層
３、第１のリセットゲート４、及び第１の出力バッファ
手段５の夫々とほぼ同一の特性に形成された第２の出力
ゲート１２、第２の浮遊拡散層１３．１２のリセットゲ
ート１４、及び第２の出力バッファ手段１５が設けられ
ている。第１及び第２の出力ゲート２及び１２には同時
にゲート信号が与えられ、第１及び第２のリセットゲー
ト４及び１４にも同時にゲート信号が与えられ、第２の
出力バッファ手段１５の出力が出力補償端子１６に現れ
るように構成されている。

このような構成の従来のアナログ信号処理回路は直流オ
フセｙトＶｏｓの補償を差動出力形式として解決しよう
とするものである。即ち、出力補償端子１６がＣＣＤレ
ジスタの空送り信号期間Ｔａに相当する信号を常時出力
し、これを差動出力の一方の出力として利用するという
ものである。

（発明が解決しようとする問題点）しかしながら、このような従来構造では、（イ）　　Ｃ
ＣＤレジスタの暗電流の補償（ロ）　画素の暗電流の補
償という時時出力の補償ができないため、特に積分期間が
長いときや高温時には、正確な出力信号を得られないと
いう問題点を有していた。

本発明は上記事情に鑑みなされたもので、暗時出力の補
償をも行う二とのできるアナログ信号処理回路を提供す
ることを目的とする。

〔発明の構成〕

（間海点を解決するための手段）上記目的を達成するため、本発明によるアナログ信号処
理回路は、ほぼ同一特性に形成された第１及び第２のソ
ースフォロワ回路と、ｔＩ４２のソースフォロワ回路の
入力ゲートに印加される電圧を保持するためのサンプル
ホールド囲路と、サンプルホールド回路の入力端子と前
記第１のソースフォロワ回路の入力端子とを共通結線化
してなる全体入力端子と、前記第１及び第２の夫々のソ
ー３７１０７回路の負荷ゲートと前記第２のソー３７１
０７回路の出力端子端子とを共通結線化してなる負荷ゲ
ートの電圧設定手段とを設けたこととした。

（作　用）本発明によるアナログ信号処理回路では、零基準レベル
（黒基準画素出力期間Ｔｂの出力電圧レベル）とする入
力信号の前記サンプルホールトロ路への取り込みを行う
ことにより、第２のソースフォロワ回路の出力をこの零
基準レベルに設定し、この零基準レベルとｔＪｌのソー
スフォロワ回路の出力信号を差動増幅することにより最
終的な検出信号を得るようにしている。

（実施例）以下、本発明の実施例を図面に基づいて説明する。

第１図には本発明のｉｔ実施例によるアナログ信号処理
回路がＣＣＤの出力回路に適用されたものが示されてい
る。

図中、ＣＣＤの最後段の転送電極（図示せず）から出力
される出力信号は最後段端子３１から出力ゲート３２を
経た後に浮遊拡散層（容量）３３を充電し、浮遊拡散層
３３の出力側の電位変化はバッファ回路３４へと出力さ
れる。また、浮遊拡散層３３の電圧レベルは最後段端子
３１から信号電荷が浮遊拡散層３３に流入する前に、リ
セットゲート３５を開くことによりリセットレベルＶ　
ｒｅｆ’に設定されるようになっている。

バッファ回路３４の出力側には互にほぼ同一特性に形成
された第１及び第２のソースフォロワ回路４１及び４２
が設けられ、第１のソースフォロワ回路４１は第１の入
力ゲート４３及び第１の負荷ゲート４４を備え、これら
第１の入力ゲート４３及び第１の負荷ゲート４４は電源
電圧と接地電圧との間に直列に接続されている。

一方、第２のソースフォロワ回路４２も第２の入力ゲー
ト４５及び第２の負荷ゲート４６を備え、これら第２の
入力ゲート４５及び第２の負荷ゲート４６も電源ＶＤＤ
と接地電圧との間に直列に接続されている。

第１のソースフォロワ回路４１の各ゲート４３及び４４
と第２のソースフォロワ回路４２の各ゲート４５及び４
６とは、同一工程により同時に同一形状に形成されてお
り、従って、第１及び第２のソースフォロワ回路４１及
び４２は互いにほぼ同一特性を有するようになっている
。

第２のソースフォロワ回路４２の第２の入力ゲート４５
にはサンプルホールド回路（容量）４７の入力端子４８
が接続され、このサンプルホールド回路４７により第２
の入力ゲート４５に印加される電圧が保持されるように
なっている。

サンプルホールド回路４７の入力端子４８はサンプルホ
ールドゲート４９を介して前記第１のソースフォロワ回
路４１の入力端子５１に接続され、接続部には全体入力
端子５２が接続されている。

第１のソースフォロワ回路４１の入力ゲート４３と負荷
ゲート４４との接続部からは信号出力端子５４が導出さ
れ、第２のソースフォロワ回路４２の入力ゲート４５と
負荷ゲート４６との接続部からは補償出力端子５５が導
出されている。

また、この補償出力端子５５は第１及び第２の負荷ゲー
ト４４及び４６の夫々に接続され、このような結線構成
により第１の負荷ゲート４４の電圧設定手段５７が構成
されている。

次に、本実施例の作用につき説明する。

バッファ回路３４の出力側の全体入力端子５２には第３
図に示したような電圧信号が時系列的に発生している。

零基準として黒基準画素出力期間Ｔｂの信号を用いる場
合には、黒基準画素出力期間Ｔｂ中にサンプルホールド
ゲート４９を開くことにより、黒基準画素出力期間Ｔｂ
中の信号をサンプルホールド回路４７への取り込みを行
う。

このとき、第１及び第２のソースフォロワ回路４１及び
４２の入力ゲート４３及び４５に互に同一の電圧が印加
され、且つ、第１及び第２の負荷ゲート４４及び４６に
同一の電圧が印加されることになる。ところが、第１及
び第２のソースフォロワ回路４１及び４２は互にほぼ同
一特性に形成されているので、信号出力端子５４と補償
出力端子５５との夫々に現れる出力は全く同一のものと
なる。

黒基準画素信号期間Ｔｂ中にサンプルホールドゲート４
９を閉じると、黒基準画素信号期間Ｔｂから受光画素信
号期間Ｔｃへと移行した後にも、補償出力端子５５には
時間的変化のない一定電圧が現れる。従って、このとき
の信号出力端子５４と補償出力端子５５との夫々に現れ
る信号の出力差は受光信号電圧に正確に対応したものと
なるので、これらの信号出力を差動増幅して検出信号と
する。

このような本実施例によれば、黒画素基準信号期間Ｔｂ
中に信号出力端子５４に現れる信号電圧と同一の信号電
圧を補償出力端子５５に出力させて、この補償出力端子
５５に現れた信号電圧を基準にして受光信号電圧を検出
することができる。

そのため、（イ’）ＣＯＤレジスタの暗電流の補償及び
（ロ）画素の暗電流の補償が可能となり、積分期間が長
いときや高温時のように特に暗時出力の補償が問題とな
るときにも正確な出力信号を得ることができる。

第２図には本発明の第２実施例によるアナログ信号処理
回路が示されているが、上記第１実施例と同様の部分に
は同一の符号を付けて説明を省略もしくは簡略にする。

図中、浮遊拡散層３３と全体入力端子５２との間には第
１及び第２のバッファ回路７〕および７２が直列に接続
され、これらのバッファ回路７１および７２の間には第
２のサンプルホールドゲート７３及び第２のサンプルホ
ールド回路（容量）７４の出力側が接続されている。ま
た、サンプルホールドゲート７３とサンプルホールド回
路（容量）４７との間には抵抗７５が挿入されている。

ここで、第２のサンプルホールドゲート７３及び抵抗７
５によりサンプルホールド回路４７への入力信号電圧に
対して平滑化能力を有する平滑化手段８１が構成されて
いる。

このような第２実施例によれば、第２のサンプルホール
ド回路７４に黒基準画素出力期間Ｔｂ中の信号電圧を予
め取り込んだ後に、更に抵抗７５を介して、サンプルホ
ールド回路４７へ取り込んでいるため、サンプルホール
ド回路４７へ取り込む黒基準画素出力期間Ｔｂ中の信号
電圧を平滑化して、バラツキを平均化した黒基準画素出
力を補償出力端子５５にて得ることができる。

なお、本発明が適用されるのはＣＯＤの出力回路に限ら
ず、いかなる装置の出力回路に適用してもよい。

〔発明の効果〕

以上の通り、本発明によれば、暗時出力の補償をも行う
ことのできるアナログ信号処理回路を提供することがで
きる。

【図面の簡単な説明】第１図は本発明の第１実施例によるアナログ信号処理回
路の回路図、第２図は本発明の第２実施例によるアナロ
グ信号処理回路の回路図、第３図はＣＯＤの出力信号波
形を示す波形図、第４図は従来のアナログ信号処理回路
の一例を示す回路図である。３１・・・最後段端子、３２・・・出力ゲート、３３・
・・浮遊拡散層（容Ｊｕｌ）、３４・・・バッファ回路
、３５・・・リセットゲート、４１．４２・・・第１及
び第２のソースフォロワ回路、４３・・・第１の入力ゲ
ート、４４・・・第１の負荷ゲート４５．４５・・・第
２の入力ゲート、４６・・・第２の負荷ゲート、４７・
・・サンプルホールド回路（容ｆｆ１）、４９・・・サ
ンプルホールドゲート、５２・・・全体入力端子、５４
・・・信号出力端子、５５・・・補償出力端子、５７・
・・電圧設定手段、７１．７２・・・第１及び第２のバ
ッファ回路、７３・・・第２のサンプルホールドゲート
、７４・・・第２のサンプルホールド出願人代理人　　佐　　藤　　−雄矛　（１」

Claims

【特許請求の範囲】１、ほぼ同一特性に形成された第１及び第２のソースフ
ォロワ回路と、前記第２のソースフォロワ回路の入力ゲートに印加され
る電圧を保持するためのサンプルホールド回路と、前記サンプルホールド回路の入力端子と前記第１のソー
スフォロワ回路の入力端子とを共通結線化してなる全体
入力端子と、前記第１及び第２のソースフォロワ回路の夫々の負荷ゲ
ートと前記第２のソースフォロワ回路の出力端子とを共
通結線化してなる負荷ゲートの電圧設定手段とを備えたことを特徴とするアナログ信号処理回路。２、特許請求の範囲第１項記載のアナログ信号処理回路
において、前記サンプルホールド回路は、前記サンプル
ホールド回路への電圧取り込み期間において入力信号電
圧に対して平滑化能力を有する平滑化手段を備えている
ことを特徴とするアナログ信号処理回路。