JPS63244796A - 配線板の製造方法 - Google Patents
配線板の製造方法Info
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、テップオンボード化に通した高密度配線板の
製造方法に関する。
製造方法に関する。
（従来の技術）
従来、テップオンボード用多層配線鈑の製造方法は、セ
ラミックスをベース基鈑とし、ポリイミド樹脂の絶縁層
と蒸着等による銅層とを主体とする薄膜配線を小径ピラ
ー（柱状の層間接続部、第２図参照）を介して順次ビル
ドアップしていく方法が検討されてきた。
ラミックスをベース基鈑とし、ポリイミド樹脂の絶縁層
と蒸着等による銅層とを主体とする薄膜配線を小径ピラ
ー（柱状の層間接続部、第２図参照）を介して順次ビル
ドアップしていく方法が検討されてきた。
そのピラー形成には、第２図に示すように、配４１１を
形成した後、配線形成用レジストパターン２を剥離し、
レジストパターン３を全面に設けて所定位置にレジスト
ホール４を形成し、さらにめっきピラー法でピラー５を
形成する方法がある。
形成した後、配線形成用レジストパターン２を剥離し、
レジストパターン３を全面に設けて所定位置にレジスト
ホール４を形成し、さらにめっきピラー法でピラー５を
形成する方法がある。
又、第３図に示すように、配線１を露出させた後、レジ
ストパターン３全形成し、めっき法によってピラー５を
得る方法がある。
ストパターン３全形成し、めっき法によってピラー５を
得る方法がある。
（発明が解決しようとする間組点）
第２図に示す方法は、レジスト層３を設ける際、配線パ
ターン１０段差（通常５〜１５μｍ）によって金属層８
との密着が悪く、かつレジスト表面に生ずるうねり影響
でホール４形成時の無光精度が低下する欠点がある。ｆ
之、第６図に示す方法は、ピラー５全形成する前にポリ
イミドを塗布し成膜する工程及び研磨の工程が必要であ
つて好ましくない。さらに、配線パターン１は５Ｓ−１
５μｍで薄いために、研磨処理を安定して行うことは困
難である。
ターン１０段差（通常５〜１５μｍ）によって金属層８
との密着が悪く、かつレジスト表面に生ずるうねり影響
でホール４形成時の無光精度が低下する欠点がある。ｆ
之、第６図に示す方法は、ピラー５全形成する前にポリ
イミドを塗布し成膜する工程及び研磨の工程が必要であ
つて好ましくない。さらに、配線パターン１は５Ｓ−１
５μｍで薄いために、研磨処理を安定して行うことは困
難である。
（問題点全解決するための手段）
本発明は、以上説明した従来のピラー形成法の欠点にか
んがみ、種々考察研究の結果、完成するに至ったもので
ある。
んがみ、種々考察研究の結果、完成するに至ったもので
ある。
本発明の配線鈑夷遣方法においては、ピラー形成用レジ
ストパターン全配線パターン及びその形成のためのレジ
ストパターン上に形成し、その後工程でｔ丸めっきによ
ってピラー勿形成するものである。すなわち、レジスト
パターン上にこｎとほぼ同じ厚さの配線パターンを電気
めっきによって形成し、その上に設けたレジストパター
ン層にホール形成を経て層間接続の定めのピラーを電気
めっきによって形成し、次いで前記２段のレジスト層を
一括除去して絶縁層を設ける工程を含むものである。
ストパターン全配線パターン及びその形成のためのレジ
ストパターン上に形成し、その後工程でｔ丸めっきによ
ってピラー勿形成するものである。すなわち、レジスト
パターン上にこｎとほぼ同じ厚さの配線パターンを電気
めっきによって形成し、その上に設けたレジストパター
ン層にホール形成を経て層間接続の定めのピラーを電気
めっきによって形成し、次いで前記２段のレジスト層を
一括除去して絶縁層を設ける工程を含むものである。
（作用）
本発明の方法は、第１図において配線パターン１を電気
めっきによって形成することＫよって、その厚さをレジ
ストパターン２の厚さと同程度にすることが可能であっ
て、表面の平坦性を調整することが可能となった。さら
に、レジスト２．３に同じタイプのレジストを用いるこ
ととした結果、レジスト除去を一括して一工程で行い得
ることとなった。
めっきによって形成することＫよって、その厚さをレジ
ストパターン２の厚さと同程度にすることが可能であっ
て、表面の平坦性を調整することが可能となった。さら
に、レジスト２．３に同じタイプのレジストを用いるこ
ととした結果、レジスト除去を一括して一工程で行い得
ることとなった。
実施例
本発明の実施例を図面によって詳細に説明する。第１図
（（ａ）へ（Ｃ））は実施例の部分拡大断面図である。
（（ａ）へ（Ｃ））は実施例の部分拡大断面図である。
先ず、厚さ３ｍｍのガラス基板にスパッタリング装置ｉ
ｔ（日本真空技術社製ＭＬＨ−６３１５）を用いて銅層
８を設けた。その条件は、出力１．５ ｋｗ、ＪＩＵＩ
熱１２０℃４５分、圧力５Ｘ １０−’ Ｔｏｒｒ
、アルゴンガス流ｆｉ３５ｓｃｃＭとした。この場合Ｐ
ＺＴ系スラミックス及び７オルステライトなども使用可
能である。
ｔ（日本真空技術社製ＭＬＨ−６３１５）を用いて銅層
８を設けた。その条件は、出力１．５ ｋｗ、ＪＩＵＩ
熱１２０℃４５分、圧力５Ｘ １０−’ Ｔｏｒｒ
、アルゴンガス流ｆｉ３５ｓｃｃＭとした。この場合Ｐ
ＺＴ系スラミックス及び７オルステライトなども使用可
能である。
次にポジ型液状レジスト（５ｈｉｐｌｅｙ社表ＴＦ−２
０）を１５μｍ厚で塗布し、露光、現像によってレジス
トパターン２を形成した。さらに、！気めっき法によっ
てレジストパターン２と同程度の厚さの配線パターン１
を形成した後、ポジ型ドライフィルムレジスト（感光層
厚さ２５ａｍ ／層、Ｈｏｅｃｈｓｔ社Ｈ０ｚａｔｅｃ
Ｒ２２５） ｔ” ２層積層し露光現像工程を経て得た
レジストパターン３に配線パターン１０所定位置に対応
してピラー形成用ホール４を形成した。ホール４の諸え
は上部径５０±５μｍ１下部径４０±２μｍ１深さ４６
μｍとした。次いで、電気めっきによってピラー５を形
成し、アセトンでレジストパターン２，５全一括除去し
た。さらに、ＰＩＱ−３２００（日立化成社製）を塗布
して絶縁層６とし、真空中で２５０℃、６０分、窒素気
流中で３５０℃、６０分の熱処理を行い、次に研磨によ
ってピラー５の頭頂部’ｋＭ出して平坦化した。スパッ
タリング法で厚さく１６μｍの鋼層８を設け、褥び前記
の工程を必要回数繰返し行い、３層配線を収容したポリ
イミド多層基板９を形成した。この場合、銅層８と絶縁
層乙の接着膚として厚さ０．５μｍｂ度のクロム、チタ
ン、マンガンを用いても良い。
０）を１５μｍ厚で塗布し、露光、現像によってレジス
トパターン２を形成した。さらに、！気めっき法によっ
てレジストパターン２と同程度の厚さの配線パターン１
を形成した後、ポジ型ドライフィルムレジスト（感光層
厚さ２５ａｍ ／層、Ｈｏｅｃｈｓｔ社Ｈ０ｚａｔｅｃ
Ｒ２２５） ｔ” ２層積層し露光現像工程を経て得た
レジストパターン３に配線パターン１０所定位置に対応
してピラー形成用ホール４を形成した。ホール４の諸え
は上部径５０±５μｍ１下部径４０±２μｍ１深さ４６
μｍとした。次いで、電気めっきによってピラー５を形
成し、アセトンでレジストパターン２，５全一括除去し
た。さらに、ＰＩＱ−３２００（日立化成社製）を塗布
して絶縁層６とし、真空中で２５０℃、６０分、窒素気
流中で３５０℃、６０分の熱処理を行い、次に研磨によ
ってピラー５の頭頂部’ｋＭ出して平坦化した。スパッ
タリング法で厚さく１６μｍの鋼層８を設け、褥び前記
の工程を必要回数繰返し行い、３層配線を収容したポリ
イミド多層基板９を形成した。この場合、銅層８と絶縁
層乙の接着膚として厚さ０．５μｍｂ度のクロム、チタ
ン、マンガンを用いても良い。
次に、ポリイミド多ノー基板９をガラス基板７から剥離
し、予め用意した回路形成隣みの銅張り積層板１０と接
層用プリプレグ全弁して加熱加圧して積層体を得１こ。
し、予め用意した回路形成隣みの銅張り積層板１０と接
層用プリプレグ全弁して加熱加圧して積層体を得１こ。
この積層体の必要個所にドリル等でスルーホール１１紫
形成し、＃電解めっき又は無電解めっきと電気めっきの
併用で、スルーホール内テには積層体表面に銅めっき層
を形成した。さらに、公知のテンティング法によって、
表裏に所望する配線１２を形成した◇ （発明の効果） 本発明により次の効果を挙げることができる。
形成し、＃電解めっき又は無電解めっきと電気めっきの
併用で、スルーホール内テには積層体表面に銅めっき層
を形成した。さらに、公知のテンティング法によって、
表裏に所望する配線１２を形成した◇ （発明の効果） 本発明により次の効果を挙げることができる。
（１）最小ライン／スペースが２０／２０μｍａ度の微
細配線ヲ有する配線層をガス放出のない材料のみで製造
し、その後鋼張り積／Ｉ＃板を加工したペース基板と積
層体化することにより、生産性が畠く、安価に尚密度配
線ｆｉ！を製造することができる。
細配線ヲ有する配線層をガス放出のない材料のみで製造
し、その後鋼張り積／Ｉ＃板を加工したペース基板と積
層体化することにより、生産性が畠く、安価に尚密度配
線ｆｉ！を製造することができる。
（２）あらかじめ微細配置ｌｉ！５１を形成した後積層
するので、積層前に検青でき、歩留９が向上する。
するので、積層前に検青でき、歩留９が向上する。
（３） ピラー形成用レジストパターンと微細配線形
成用レジストパターンとを一括除去できる１こめ、作粟
性が向上する。
成用レジストパターンとを一括除去できる１こめ、作粟
性が向上する。
（４） ピラー形成用レジストは平坦な面にラミネー
トできるため、レジスト表面のうねりが無く、露光精度
が著しく向上する。
トできるため、レジスト表面のうねりが無く、露光精度
が著しく向上する。
Ｍ１図は本発明による配線板の製造工程説明の断面図、
第２図及び第３図は従来法を示す断面図である。 １・・・・・・配線パターン、２・・・・・・第一レシ
ストパターン、３・・・・・・第二レジヌトパターン、
４・・・・・・ホール、５・・・・・・ピラー、６・・
・・・・ｌ！！Ｍ層、７・・・・・・ガラス基板、８・
・・・・・鋼層、９・・・・・・ポリイミド多層基板、
１０・・・・・・加工隣み銅張積層板、１１・・・・・
・スルーホール、１２・・・・・・配線。
第２図及び第３図は従来法を示す断面図である。 １・・・・・・配線パターン、２・・・・・・第一レシ
ストパターン、３・・・・・・第二レジヌトパターン、
４・・・・・・ホール、５・・・・・・ピラー、６・・
・・・・ｌ！！Ｍ層、７・・・・・・ガラス基板、８・
・・・・・鋼層、９・・・・・・ポリイミド多層基板、
１０・・・・・・加工隣み銅張積層板、１１・・・・・
・スルーホール、１２・・・・・・配線。
Claims (1)
- 【特許請求の範囲】 １、次の各工程からなる配線板の製造方法。 （Ａ）剛直性の基板上に第一金属層を設ける第一工程。 （Ｂ）第一金属層上に第一レジストパターン及び第一め
っきパターンを形成する第二工程。 （Ｃ）第一レジストパターン上に第二レジストパターン
を形成し、電気めっき法により所 定位置にピラーを形成する第三工程。 （Ｄ）第一レジストパターン及び第二レジストパターン
を一括除去し、絶縁層として耐熱 性樹脂を塗布して成膜した後、該絶縁層表 面を研磨もしくはエッチングして該ピラー 頭部を露出させる第四工程。 （Ｅ）さらに、該絶縁層表面に第二金属層を設け、これ
を下地としてセミアディティブ法 により該ピラーと接続した第二のめっきパ ターンを形成する第五工程。 （Ｆ）該基板を除去して得た配線板を他の基板と積層体
化し、必要な後処理を施す第六工 程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7813487A JP2571782B2 (ja) | 1987-03-31 | 1987-03-31 | 配線板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7813487A JP2571782B2 (ja) | 1987-03-31 | 1987-03-31 | 配線板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244796A true JPS63244796A (ja) | 1988-10-12 |
| JP2571782B2 JP2571782B2 (ja) | 1997-01-16 |
Family
ID=13653407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7813487A Expired - Lifetime JP2571782B2 (ja) | 1987-03-31 | 1987-03-31 | 配線板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571782B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5100460A (en) * | 1988-07-13 | 1992-03-31 | Rhone-Poulenc Agrochimie | Herbicidal compounds and compositions containing them |
| US6391220B1 (en) | 1999-08-18 | 2002-05-21 | Fujitsu Limited, Inc. | Methods for fabricating flexible circuit structures |
| US6428942B1 (en) | 1999-10-28 | 2002-08-06 | Fujitsu Limited | Multilayer circuit structure build up method |
| US6869750B2 (en) | 1999-10-28 | 2005-03-22 | Fujitsu Limited | Structure and method for forming a multilayered structure |
| US6882045B2 (en) | 1999-10-28 | 2005-04-19 | Thomas J. Massingill | Multi-chip module and method for forming and method for deplating defective capacitors |
-
1987
- 1987-03-31 JP JP7813487A patent/JP2571782B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5100460A (en) * | 1988-07-13 | 1992-03-31 | Rhone-Poulenc Agrochimie | Herbicidal compounds and compositions containing them |
| US6391220B1 (en) | 1999-08-18 | 2002-05-21 | Fujitsu Limited, Inc. | Methods for fabricating flexible circuit structures |
| US6544430B2 (en) | 1999-08-18 | 2003-04-08 | Fujitsu Limited | Methods for detaching a layer from a substrate |
| US6428942B1 (en) | 1999-10-28 | 2002-08-06 | Fujitsu Limited | Multilayer circuit structure build up method |
| US6869750B2 (en) | 1999-10-28 | 2005-03-22 | Fujitsu Limited | Structure and method for forming a multilayered structure |
| US6882045B2 (en) | 1999-10-28 | 2005-04-19 | Thomas J. Massingill | Multi-chip module and method for forming and method for deplating defective capacitors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2571782B2 (ja) | 1997-01-16 |
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Legal Events
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