JPS63244740A - エツチング方法 - Google Patents
エツチング方法Info
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- JPS63244740A JPS63244740A JP62077735A JP7773587A JPS63244740A JP S63244740 A JPS63244740 A JP S63244740A JP 62077735 A JP62077735 A JP 62077735A JP 7773587 A JP7773587 A JP 7773587A JP S63244740 A JPS63244740 A JP S63244740A
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高密度集積回路に要するエツチング方法に関す
るものである。
るものである。
従来の技術
従来、半導体基板に深師を形成するトレンチエツチング
はシリコン酸化膜をマスクとしてエツチングされている
。一方ダイナミックランダムアクセスメモリ−(DRA
M)の分野では高密度化に伴い、トレンチキャパシター
上にSiO2の埋め込み式分離を用いる方法がある。こ
の方法においては、メモリーの周辺回路ではキャパシタ
ーは存在しないため前記深再は形成せず、素子間分離の
ための浅い溝のみである。この深い溝と浅い轡を自己整
合的に形成するために浅い溝全形成した後、浅い碑のみ
を形成する部分にレジストを選択的に形成し、更にエツ
チングを加えることによシメモリ一部の深韓を形成する
方法がある。この方法では深再側面にイオン注入する工
程と、深絢の追加エツチングを施す工程と絢底部に垂直
にチャンネルストッパー用のポロ/イオン?注入する工
程を持つ。追加エツチングとボロンイオン注入は前記シ
リコン酸化膜と前記レジストをマスクとして行われる。
はシリコン酸化膜をマスクとしてエツチングされている
。一方ダイナミックランダムアクセスメモリ−(DRA
M)の分野では高密度化に伴い、トレンチキャパシター
上にSiO2の埋め込み式分離を用いる方法がある。こ
の方法においては、メモリーの周辺回路ではキャパシタ
ーは存在しないため前記深再は形成せず、素子間分離の
ための浅い溝のみである。この深い溝と浅い轡を自己整
合的に形成するために浅い溝全形成した後、浅い碑のみ
を形成する部分にレジストを選択的に形成し、更にエツ
チングを加えることによシメモリ一部の深韓を形成する
方法がある。この方法では深再側面にイオン注入する工
程と、深絢の追加エツチングを施す工程と絢底部に垂直
にチャンネルストッパー用のポロ/イオン?注入する工
程を持つ。追加エツチングとボロンイオン注入は前記シ
リコン酸化膜と前記レジストをマスクとして行われる。
発明が解決しようとする問題点
上記、従来の技術において第1回目の深い隣を形成した
後では、この形成工程で再側面に堆積物が存在する。こ
のため次に行うイオン注入の工程において、この堆積物
がマスクとなるため側壁のイオン注入層の濃度の制御は
困難である。一方、この堆積物の除去のために洗浄工程
を通すと、マスクとなるレジストが除去される。再度マ
スクとなるレジストを形成するのにポジレジストを使う
と、レジストパターン形成のための露光用の光が深い溝
底部まで充分に届かないため、深い溝底部はレジスト残
りが生じる。すなわち、深い溝部のポジレジスミf除去
するためには、この再部分のレジストを露光するが、深
い構部底部にまで光が届かず、正確なレジストパターン
の形成が困難テある。
後では、この形成工程で再側面に堆積物が存在する。こ
のため次に行うイオン注入の工程において、この堆積物
がマスクとなるため側壁のイオン注入層の濃度の制御は
困難である。一方、この堆積物の除去のために洗浄工程
を通すと、マスクとなるレジストが除去される。再度マ
スクとなるレジストを形成するのにポジレジストを使う
と、レジストパターン形成のための露光用の光が深い溝
底部まで充分に届かないため、深い溝底部はレジスト残
りが生じる。すなわち、深い溝部のポジレジスミf除去
するためには、この再部分のレジストを露光するが、深
い構部底部にまで光が届かず、正確なレジストパターン
の形成が困難テある。
問題点を解決するための手段
上記問題点を解決するために本発明では、マスクを用い
て半導体基板をエツチングし、このエツチングによる堆
積物除去のための洗浄工程の後、ネガ形レジストによシ
バターンを形成する。ネガ形レジストパターン形成後、
イオン注入を行うと深い溝側面の堆積物が除去されてい
て、しかもネガ形のため溝底部にレジストが残ることが
なく、イオン注入層が制御よく形成できる。
て半導体基板をエツチングし、このエツチングによる堆
積物除去のための洗浄工程の後、ネガ形レジストによシ
バターンを形成する。ネガ形レジストパターン形成後、
イオン注入を行うと深い溝側面の堆積物が除去されてい
て、しかもネガ形のため溝底部にレジストが残ることが
なく、イオン注入層が制御よく形成できる。
作 用
本発明によれば、深い再形成後、洗浄工程を通すことに
よシ、深い溝側面に堆積した堆積物が除去され、ネガ形
レジストを使用してレジストパターンを形成することに
より、深い4部の除去すべき部分のレジストに露光する
必要がなく、深い溝部上のレジスH−確実に除去して高
精度にレジストパターンを形成できる。したがって、深
い溝内に不要なレジスト残シ等が発生せず、レジストパ
ターンをマスクとして溝内へのイオン注入等が制御性よ
く行うことができる。
よシ、深い溝側面に堆積した堆積物が除去され、ネガ形
レジストを使用してレジストパターンを形成することに
より、深い4部の除去すべき部分のレジストに露光する
必要がなく、深い溝部上のレジスH−確実に除去して高
精度にレジストパターンを形成できる。したがって、深
い溝内に不要なレジスト残シ等が発生せず、レジストパ
ターンをマスクとして溝内へのイオン注入等が制御性よ
く行うことができる。
実施例
以下実施例により詳細に説明する。第1図〜第9図は本
発明によるDRAMのだめの深溝作成を工程順に示した
ものである。
発明によるDRAMのだめの深溝作成を工程順に示した
ものである。
P型の(100)面を有する半導体シリコン基板1の上
にCVD法によ勺シリコン酸化膜を1μm成長させ、リ
ングラフィ工程を経て、所望の位置にシリコン酸化膜2
のパターンを残す(第1図)。
にCVD法によ勺シリコン酸化膜を1μm成長させ、リ
ングラフィ工程を経て、所望の位置にシリコン酸化膜2
のパターンを残す(第1図)。
このシリコン酸化膜2をマスクとしてシリコン基板をエ
ツチングし、比較的浅い擲3および牌4を形成する(第
2図)。ここで、擲3はトレンチキャパシター形成部で
深い溝がさらに形成される部分で、#$4は深い擲形成
の不要なたとえば周辺回路部分である。
ツチングし、比較的浅い擲3および牌4を形成する(第
2図)。ここで、擲3はトレンチキャパシター形成部で
深い溝がさらに形成される部分で、#$4は深い擲形成
の不要なたとえば周辺回路部分である。
CVD法によシリコン酸化膜5を堆積させた後リングラ
フィ工程を経てレジストパターン6を形成する(第3図
)。この工程では、絢3,4は浅いため、レジストは通
常のポジレジストを用いても露光11は除去部分に十分
大シ込み′#II4上のレジストは確実に除去される。
フィ工程を経てレジストパターン6を形成する(第3図
)。この工程では、絢3,4は浅いため、レジストは通
常のポジレジストを用いても露光11は除去部分に十分
大シ込み′#II4上のレジストは確実に除去される。
RIE(リアクティブ イオン エツチング)法によシ
、シリコン酸化膜6を垂直方向からエツチングし、隣4
の壁面部のみ残し酸化膜5からなるサイドウオール7を
形成する(第4図〕。シリコン酸化膜2、レジスト6、
サイドウオール7をマスクにして、シリコン基板1を再
度エツチングし、トレンチキャパシター用の深溝9を形
成する。この深いエツチング工程で縛9の側壁には堆積
物8が付随して形成される(第6図)。硫酸、過酸化水
素の混合液によシ堆積物8を確実に除去する(第6図)
。このときレジストパターン6も同時に除去される。
、シリコン酸化膜6を垂直方向からエツチングし、隣4
の壁面部のみ残し酸化膜5からなるサイドウオール7を
形成する(第4図〕。シリコン酸化膜2、レジスト6、
サイドウオール7をマスクにして、シリコン基板1を再
度エツチングし、トレンチキャパシター用の深溝9を形
成する。この深いエツチング工程で縛9の側壁には堆積
物8が付随して形成される(第6図)。硫酸、過酸化水
素の混合液によシ堆積物8を確実に除去する(第6図)
。このときレジストパターン6も同時に除去される。
こうしたのち、ネガ形レジストを全面に塗布し、露光、
現像することによりレジストパターン1゜を形成し、次
にAm を7度の角度でウェハーを回転させながら注入
することによシAB注入層11を形成する(第7図)。
現像することによりレジストパターン1゜を形成し、次
にAm を7度の角度でウェハーを回転させながら注入
することによシAB注入層11を形成する(第7図)。
この工程においては、ネガレジストを用いるため、残す
部分に露光12を照射すればよく、除去部分は露光され
ないため、#19の部分のレジストは現像工程で確実に
除去され、レジスト残シは生じない。なお、この工程に
おいて、レジスト6としてポジ形レジストを用いれば、
前述のごとくレジストパターンθ形成用のマスクと反転
マスクをレジストパターン10の形成用に用いればよい
し、レジスト6としてネガ形レジストを用いれば、レジ
ストパターン6形成のだめのマスクとレジストパターン
1oの形成マスクとは同一でよい。すなわち、同一のフ
ォトリソグラフィーの工程でレジストパターン6.10
が形成でき、一層好都合である。このように、レジスト
パターン6が除去されてしまった後も、容易に再びマス
クとなるレジストパターン10を形成することができる
。
部分に露光12を照射すればよく、除去部分は露光され
ないため、#19の部分のレジストは現像工程で確実に
除去され、レジスト残シは生じない。なお、この工程に
おいて、レジスト6としてポジ形レジストを用いれば、
前述のごとくレジストパターンθ形成用のマスクと反転
マスクをレジストパターン10の形成用に用いればよい
し、レジスト6としてネガ形レジストを用いれば、レジ
ストパターン6形成のだめのマスクとレジストパターン
1oの形成マスクとは同一でよい。すなわち、同一のフ
ォトリソグラフィーの工程でレジストパターン6.10
が形成でき、一層好都合である。このように、レジスト
パターン6が除去されてしまった後も、容易に再びマス
クとなるレジストパターン10を形成することができる
。
こうしたのち、酸化膜2.サイドウオール7゜レジスト
1oをマスクにしてシリコン基板2を追加エツチングし
てエツチング部12を形成しく第8図)、さらにB+イ
オンを垂直に溝の底部に注入し、チャンネルストッパー
となるボロン注入層13を形成する(第9図)。
1oをマスクにしてシリコン基板2を追加エツチングし
てエツチング部12を形成しく第8図)、さらにB+イ
オンを垂直に溝の底部に注入し、チャンネルストッパー
となるボロン注入層13を形成する(第9図)。
こうしたのち、溝内にトレンチキャパシター用の電極が
形成され、基板1にはMOSトランジスタが形成され、
高密度大容量のDRAMを作成することが可能となる。
形成され、基板1にはMOSトランジスタが形成され、
高密度大容量のDRAMを作成することが可能となる。
発明の効果
本発明によシ、深溝内部の堆積物が確実に除去できるた
め、イオン注入による注入層が制御良く形成できトレン
チキャパシター等の形成において再現性良く歩留シを向
上でき、高密度半導体集積回路の製造に大きく寄与する
ものである。
め、イオン注入による注入層が制御良く形成できトレン
チキャパシター等の形成において再現性良く歩留シを向
上でき、高密度半導体集積回路の製造に大きく寄与する
ものである。
第1図〜第9図は本発明の一実施例にかかる深溝形成工
程断面図である。 1・・・・・・シリコン基板、2・・・・・・シリコン
酸化膜、3・・・・・・害、4・・・・・・溝、6・・
・・・・シリコン酸化膜、6・・・・・・レジストパタ
ーン、7・・・・・・サイドウオール、8・・・・・・
堆積物、9・・・・・・深溝、10・・・・・・レジス
トパターン、11・・・・・・As注入層、12・・・
・・・エツチング部、13・・・・・・B注入層。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第4図 第7図 第 9 図 8”j/j 13B注ス1
程断面図である。 1・・・・・・シリコン基板、2・・・・・・シリコン
酸化膜、3・・・・・・害、4・・・・・・溝、6・・
・・・・シリコン酸化膜、6・・・・・・レジストパタ
ーン、7・・・・・・サイドウオール、8・・・・・・
堆積物、9・・・・・・深溝、10・・・・・・レジス
トパターン、11・・・・・・As注入層、12・・・
・・・エツチング部、13・・・・・・B注入層。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第4図 第7図 第 9 図 8”j/j 13B注ス1
Claims (2)
- (1)半導体基板上にマスクを選択的に形成し、前記マ
スクを用いて前記半導体基板をエッチングする工程と、
前記エッチングによる堆積物と前記マスクを除去する工
程と、全面にネガ形レジストを塗布し、選択的にネガレ
ジストパターンを形成する工程と、前記ネガ形レジスト
パターンをマスクにして半導体基板をエッチングする工
程とを有することを特徴とするエッチング方法。 - (2)マスクの少くとも一部がレジストパターンよりな
ることを特徴とする特許請求の範囲第1項記載のエッチ
ング方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62077735A JPS63244740A (ja) | 1987-03-31 | 1987-03-31 | エツチング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62077735A JPS63244740A (ja) | 1987-03-31 | 1987-03-31 | エツチング方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63244740A true JPS63244740A (ja) | 1988-10-12 |
Family
ID=13642166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62077735A Pending JPS63244740A (ja) | 1987-03-31 | 1987-03-31 | エツチング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63244740A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5021355A (en) * | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
-
1987
- 1987-03-31 JP JP62077735A patent/JPS63244740A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5021355A (en) * | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
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