JPS63237499A - ノイズ除去回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明はデジタル信号の伝送時に重畳されるノイズを純
デジタル式に除去するノイズ除去回路に関するものであ
る。

〔従来技術とその問題点〕

（従来技術） 従来デジタルデータの伝送時には外部よりノイズが重畳
されることがある。このようなノイズを除去するために
例えば抵抗及びコンデンサから成る積分回路を用いて急
峻なパルス状のノイズを除去し、一定期間連続して変化
する信号のみを伝えるようにしたノイズ除去回路が用い
られている。

（発明が解決しようとする問題点） しかしながらこのような従来のノイズ除去回路によれば
、デジタル信号の立上り、立下りの特性が低下してしま
うという問題点がある。又抵抗やコンデンサ等の素子が
必要であり、経年変化によって時定数が異なってくるた
め長期間に渡って安定して動作させることができないと
いう問題点があった。又このような素子を必要とするた
めノイズ除去回路自体を純デジタル回路化することがで
きず、集積回路とする場合にも外付は部品が必要となる
という欠点があった。

〔発明の目的〕

本発明はこのような従来のアナログ回路によるノイズ除
去回路の問題点に鑑みてなされたものであって、純デジ
タル式にノイズを除去できるようにすることを技術的課
題とする。

〔発明の構成と効果〕

（問題点を解決するための手段） 本発明はデジタル信号の伝送時に重畳されるノイズを除
去するノイズ除去回路であって、第１図及び第３図に示
すように、予想されるノイズのパルス幅より長い周期の
クロック信号を発生するクロック発生器と、クロック発
生器のクロック信号が与えられデジタル入力信号を所定
のタイミングで保持し−クロック遅延させる少なくとも
一つの遅延回路と、デジタル入力信号及び遅延回路の出
力信号が与えられその多数の論理レベルの信号を出力す
る多数決回路と、クロック発生器のクロック信号が与え
られ多数決回路の出力を所定のタイミングで保持するフ
リップフロップと、を具備することを特徴とするもので
ある。

（作用） このような特徴を有する本発明によれば、入力信号は一
定のクロック周期によって信号を遅延する遅延回路に与
えられており、入力信号とその遅延回路の出力を多数決
回路に与え多数決回路の出力をフリップフロップに与え
てその出力をクロック信号のトリガ時点で信号を出力す
るようにしている。

（発明の効果） そのため本発明によれば、重畳されるノイズの幅が短く
多数決回路からの出力がなければノイズが出力信号に現
れることがなくなる。又多数決回路からの出力があって
もその幅が十分狭くフリップフロップのトリガ時点と一
致しなければ出力を与えることがないため、効果的にノ
イズを除去することができる。特にノイズのパルス幅が
クロック信号の周期の２より短い場合には確実に重畳さ
れたノイズを除去することができる。

〔実施例の説明〕

（第１実施例） 第１図は本発明の一実施例によるノイズ除去回路の構成
を示す回路図である。本図において入力端子１はデジタ
ル入力信号が与えられる端子であって、第１のＤ型フリ
ップフロップ２のＤ入力端及び多数決回路３の１つの入
力端に接読されている。フリップフロップ２のＱ出力は
第２のＤ型フリップフロップ４のＤ入力端及び多数決回
路３に与えられ、フリップフロップ４のＱ出力も多数決
回路３に与えられている。多数決回路３はこれらの３つ
の入力信号のうち多数の論理信号を出力するものであっ
て、その出力は第３のＤ型フリップフロップ５のＤ入力
端に与えられている。又このノイズ除去回路はクロック
発生器６を有しておりその出力は３つのＤ型フリップフ
ロップ２，４゜５のクロック入力端に与えられる。この
クロック信号はあらかじめ信号に重畳されるノイズのパ
ルス幅より長い周期のクロック信号、好ましくはその２
倍以上のクロック信号を選択するものとする。

又端子７はプリセット入力端子であってあらかしめプリ
セット信号が３つのフリップフロップ２゜４．５に与え
られている。

次に本実施例の動作について第２の波形図を参照しつつ
説明する。第２図の（ａ）〜（ｇ）は第１図の８〜ｇで
示した各部の波形図である。まず端子７に与えられてい
るプリセット信号が“Ｌ”レベルであればフリップフロ
ップ２，４及び５のＱ出力は“トＩ”レベルであり、時
刻Ｌ０に反転すれば動作を開始する。そして入力信号は
フリップフロップ２゜４によってクロック周期毎に遅延
されて多数決回路３に与えられるため、スタート時には
第３のフリップフロップ５より第２図＋ｇ）に示す信号
が出力される。そして入力信号に第２図（Ｃ）の時刻ｔ
、に示すようなノイズが重畳され、これがクロックのト
リガ時点と一敗した場合には、Ｄ型フリップフロップ２
は第２図（ｄｌに示すように１クロック周期分の信号を
出力し、その信号が第２のフリップフロップ４に与えら
れる。フリップフロップ４は第２図ｔｅｌに示すように
この信号を１クロック周期そのまま遅延する。しかし多
数決回路３を用いているため多数決回路３より第２図（
Ｑ）に示すように極めて短い間“Ｈ”レベルとなる信号
が出力される。

この間に次のクロックが加えられない限りフリップフロ
ップ５の出力よりノイズが現れず、重畳されたノイズを
除去することができる。又重畳されるノイズ幅が例えば
第２図（Ｃ）の時刻ｔ２以後に示すようにノイズ幅が広
い場合にも、時刻ｔｌの場合と同様に１クロツタ周期の
信号がフリップフロップ２より４に伝えられ、多数決回
路３は第２図（ｅ）に示す出力を出す。そしてこの信号
がクロックのトリガ時間と一致しなければノイズは出力
に現れることがない。このときフリップフロップ４の遅
延された出力と時刻ｔ３以後に引き続くノイズが入力信
号に重畳された場合には、多数決回路３の出力が同期ク
ロックのトリガ時点と一致するため、時刻ｔ４以降に示
すように１クロツタ分のノイズが出力に重畳されること
となる。しかしｌクロックのＡ周期以下のパルス幅を有
するノイズに対しては完全に除去することができる。そ
して時刻ｔ、以後に入力信号が立上った場合には１クロ
ツタ以上の時間遅れをもって第２図（幻に示すように人
力信号と同一の出力信号がフリップフロップ５より出力
される。入力信号が“Ｈ″レベル短時間“Ｌ″レベルな
るノイズが重畳された場合にも前述した場合と同様の動
作を行い、１クロツタのＡ周期以下のパルス幅のノイズ
を除去することができる。

（第２実施例） 第３図は本発明の第２実施例の回路図である。

本図において入力端子１１には前述した第１実施例と同
様にＤ型フリップフロップ１２と多数決回路１３が接続
されている。Ｄ型フリップフロップ１２のクロック入力
端にはクロック発生器１４より重畳される可能性がある
ノイズのパルス幅よりも長い周期に選択されたクロック
信号が与えられ、そのＱ出力が多数決回路１３に与えら
れる。又多数決回路１３の出力は第２のＤ型フリップフ
ロップ１５に与えられ、そのＱ出力が多数決回路１３の
一方の入力端に与えられている。このようにフリップフ
ロップ１５のＱ出力を再び多数決回路１３に帰還させる
ようにしてノイズ除去回路を構成している。

次に本実施例の動作について第４図の波形図を参照しつ
つ説明する。前述した第１実施例と同様に一定周期のク
ロック信号をクロック入力端に与える。さて信号こと時
刻ｔ６に示すようにクロック信号の立上り時間に短周期
のノイズが重畳された場合には、Ｄ型フリップフロップ
１２より１クロツタ周期の信号が出力される。そして多
数決回路１３では前述の実施例と同様にこの信号と信号
に重畳されているノイズとの多数決となる信号が第４図
（ｆｌに示すように出力される。しかしこれは時刻ｔ６
以後のクロックトリガ時点と一致しないので出力端にノ
イズが重畳されることがない。又時刻ｔ。

以後に示すようにノイズの周期が長くクロック周期の２
を越える場合には、時刻り、以後に示すような多数決回
路１３の出力が得られる。しかしこの周期もクロックの
周期以上でない場合には出力信号には現れることがな（
ノイズを除去することができる。従って第４図ｔｅｌに
示すように出〕〕信号は“Ｌ”レベルを続けるため、時
刻ｔ、以後に示すように引き続いてノイズが重畳された
場合にも多数決回路１３の出力は極めて短時間のみ“Ｈ
”レベルとなる出力となり、出力信号にはノイズの影響
が現れることがない。そして時刻ｔ、以後に示すように
人力信号が“Ｈ”レベルとなった場合にはほとんど時間
遅れがな（出力信号の出力をそれに追従させることがで
きる。

尚上述した各実施例では多数決回路として３人力型の回
路を設けているが、夫々遅延回路を偶数、個増設し縦続
接続することによってそれらの信号を多数決回路に与え
、多数の入力を有する多数決回路を用いて構成してもよ
いことはいうまでもない。

【図面の簡単な説明】

第１図ｔよ本発明の第１の実施例によるノイズ除去回路
の回路図、第２図はその各部の波形を示す波形図、第３
図は本発明の第２実施例によるノイズ除去回路を示す回
路図、第４図はその各部の波形を示す波形図である。 １．１１−・−・−入力端子　　２，４．５．１２．１
５・・・・・−・Ｄ型フリップフロップ　　３．１３−
・・・−・・多数決回路　　６．１４・−−−−−−ク
ロック発生器　　７゜１６・−・・・・プリセット入力
端 特許出願人　　　立石電機株式会社 代理人　弁理士　岡本官喜（他１名） 第３図

Claims (1)

【特許請求の範囲】
1. （１）デジタル信号の伝送時に重畳されるノイズを除去
   するノイズ除去回路であって、 予想されるノイズのパルス幅より長い周期のクロック信
   号を発生するクロック発生器と、 前記クロック発生器のクロック信号が与えられデジタル
   入力信号を所定のタイミングで保持し一クロック遅延さ
   せる少なくとも一つの遅延回路と、前記デジタル入力信
   号及び前記遅延回路の出力信号が与えられその多数の論
   理レベルの信号を出力する多数決回路と、 前記クロック発生器のクロック信号が与えられ前記多数
   決回路の出力を所定のタイミングで保持するフリップフ
   ロップと、を具備することを特徴とするノイズ除去回路
   。