JPS63234358A - Processor for logic circuit diagram - Google Patents

Processor for logic circuit diagram

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Publication number
JPS63234358A
JPS63234358A JP62067964A JP6796487A JPS63234358A JP S63234358 A JPS63234358 A JP S63234358A JP 62067964 A JP62067964 A JP 62067964A JP 6796487 A JP6796487 A JP 6796487A JP S63234358 A JPS63234358 A JP S63234358A
Authority
JP
Japan
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logic
threshold value
attribute
logic circuit
circuit diagram
Prior art date
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Pending
Application number
JP62067964A
Other languages
Japanese (ja)
Inventor
Seiichi Nishio
誠一 西尾
Misao Miyata
宮田 操
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS63234358A publication Critical patent/JPS63234358A/en
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Abstract

PURPOSE:To easily extract a logic element having its distinct attributes of the area, etc., and to improve the layout job efficiency, by discriminating the logic elements having their attribute values higher than the prescribed threshold value out of those logic elements forming a logic circuit and displaying those discriminated logic element with emphasis. CONSTITUTION:An attribute memory part 1 stores the attribute values of the area, etc., on a layout pattern of each logic element. When the threshold value is designated by a threshold value setting part 2 against the attribute value, a threshold vale comparing part 3 reads successively the areas on the layout patterns of each logic element out of the part 1 and extracts an element having an area larger than the threshold value. Then the display attribute of the relevant extracted logic element is changed on a node table stored in a logic circuit information memory part 4. Thus only the logic elements having areas larger than the threshold value are displayed on a CRT 5 with change of colors. then a layout job is facilitated.

Description

【発明の詳細な説明】 [発明の目的コ (産業上の利用分野) 本発明は論理回路図処理装置に関し、特にレイアウト設
計の効率を向上することができる装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention (Industrial Application Field) The present invention relates to a logic circuit diagram processing device, and more particularly to a device that can improve the efficiency of layout design.

(従来の技術) 最近にお番ジるグラフィック機器の性能向上や高機能ワ
ークステーションの低価格等により論理回路図を設計者
の指示通りに作成したり修正したりする論理回路図編集
装置や論理素子間の接続関係を示す接続データから自動
的に論理回路図を生成する論理回路図自動生成装置等の
論理回路図処理装置が普及してぎている。
(Prior art) Due to the recent improvements in the performance of graphic devices and the low price of high-performance workstations, logic circuit diagram editing devices and logic circuits are used to create and modify logic circuit diagrams according to the instructions of the designer. Logic circuit diagram processing devices such as logic circuit diagram automatic generation devices that automatically generate logic circuit diagrams from connection data indicating connection relationships between elements are becoming popular.

そして、上述のような論理回路図処理装置を使用して論
理回路図の設計が終了した接、この論理回路図に基づい
てLSiマスクのパターンを設計するレイアウト設計作
業が実行される。
After the design of the logic circuit diagram is completed using the logic circuit diagram processing apparatus as described above, a layout design work is performed to design an LSi mask pattern based on the logic circuit diagram.

このレイアウト設計作業では、チップの密度を高めてチ
ップ面積を可能な限り小さくすることが要求される。こ
のため、レイアウト設計に関してはレイアウトパターン
上での面積の大きな論理素子から優先的に配置していく
方法が有効である。
This layout design work requires increasing chip density and minimizing chip area. For this reason, in layout design, it is effective to preferentially arrange logic elements with larger areas on the layout pattern.

しかしながら、上記レイアウト設計作業では、上記論理
回路図処理装置により作成された論理回路図中から面積
の大きな論理素子が作業者の判断により抽出されている
のが実情である。このため、優先的に配置する必要があ
る面積の大きな論理素子の見落しが生じ、時にはレイア
ウト設計を初めからやり直さねばならないこともあった
。このことは特に大規模な論理回路のレイアウト設計を
する際の設品1効率を低下させる右図となっていた。
However, in the layout design work described above, the reality is that logic elements having a large area are extracted from the logic circuit diagram created by the logic circuit diagram processing apparatus based on the operator's judgment. As a result, large-area logic elements that should be placed preferentially may be overlooked, and the layout design may sometimes have to be restarted from the beginning. This reduces the efficiency of each component, especially when designing the layout of a large-scale logic circuit, as shown in the figure on the right.

(発明が解決しようとする問題点) 従来の論理回路図処理装置においては、例えばレイアウ
トパターン上での面積の大きな論理素子等を論理回路図
中で識別することができなかったので、レイアウト作業
において、作業者の判断により面積の大きな論理素子を
抽出しなければならず、レイアウト設計作業の能率が極
めて悪いという問題があった。
(Problems to be Solved by the Invention) In conventional logic circuit diagram processing devices, it is not possible to identify, for example, logic elements with a large area on a layout pattern in a logic circuit diagram. However, there is a problem in that the efficiency of layout design work is extremely low because logic elements with large areas must be extracted based on the operator's judgment.

本発明は上記問題点に基づいてなされたものであり、そ
の目的は論理回路図中における面積等の属性が顕著であ
る論理素子を容易に抽出でき、レイアウト設計作業の能
率を向上することが可能な論理回路図処理装置を提供す
ることにある。
The present invention has been made based on the above problems, and its purpose is to easily extract logic elements with significant attributes such as area in a logic circuit diagram, thereby improving the efficiency of layout design work. It is an object of the present invention to provide a logic circuit diagram processing device.

[発明の構成] (問題点を解決するための手段) 上記問題点を解決するために本発明は、論理回路図を構
成する各論理素子に付随した固有の性質を属性値として
記憶する属性記憶手段と、前記属性値の閾値を指定する
閾値指定手段と、前記属性記憶手段に記憶された各論理
素子の属性値と指定されたl!lWiとの大小を比較し
て閾値以上の論理素子と閾値以下の論理素子とに区分け
する区分は手段と、 を有することを特徴とする。
[Structure of the Invention] (Means for Solving the Problems) In order to solve the above problems, the present invention provides an attribute memory that stores the unique properties associated with each logic element constituting a logic circuit diagram as attribute values. means, a threshold value specifying means for specifying a threshold value of the attribute value, and an attribute value of each logic element stored in the attribute storage means and the specified l! The classification is characterized in that it compares the magnitude with lWi and divides the logic elements into logic elements above a threshold value and logic elements below the threshold value.

(作用) 本発明においては、論理回路図を構成する各論理素子に
付随した固有の性質が属性値として記憶されている。
(Operation) In the present invention, unique properties associated with each logic element constituting a logic circuit diagram are stored as attribute values.

そして、記憶された属性値とこの属性値の閾値とが比較
され、属性値が閾値以上の論理素子と閾値以下の論理素
子とに区分けされる。
Then, the stored attribute value and the threshold value of this attribute value are compared, and the logic elements are divided into logic elements whose attribute values are greater than or equal to the threshold value and logic elements whose attribute values are less than or equal to the threshold value.

区分けされた論理素子の内、例えば、閾値以上の論理素
子が表示手段上に他の論理素子と区別して強調表示され
る。
Among the divided logic elements, for example, logic elements having a value equal to or higher than a threshold value are highlighted on the display means to distinguish them from other logic elements.

(実施例) 第1図は本発明に係る装置の一実施例の構成を示すブロ
ック図である。
(Embodiment) FIG. 1 is a block diagram showing the configuration of an embodiment of an apparatus according to the present invention.

本実施例では、論I!t!素子の成性として素子面積を
例とし、また、第2図に示す論理回路図に適用した場合
について説明する。
In this example, Theory I! T! The device area will be taken as an example of the device characteristics, and the case where it is applied to the logic circuit diagram shown in FIG. 2 will be explained.

第1図に示すように、本実施例の論理回路図処理装置は
、各論理素子のレイアウトパターン上での面積が属性値
として記憶された属性記憶部1と、各論理素子の面積の
同値が指定される閾値指定部2と、各論理素子の面積と
その閾値とを比較する属性値比較部3と、各論理素子の
論理回路図上での形状・配置等の情報が格納された論理
回路図情報記憶部4と、この論理回路図情報記憶部4か
ら情報を入力して第2図に示すような論理回路図を表示
するとともに表示された各論理素子中から閾値以上の面
積を有する論理素子を強調表示する論理回路図表示部5
とを備え、この論理回路図表示部5はCRTディスプレ
イとこのCRTディスプレイの表示制御をする表示制御
部とを有して構成されている。
As shown in FIG. 1, the logic circuit diagram processing device of this embodiment has an attribute storage unit 1 in which the area of each logic element on the layout pattern is stored as an attribute value, and an attribute storage unit 1 in which the area of each logic element on the layout pattern is stored as an attribute value. A specified threshold value specifying unit 2, an attribute value comparison unit 3 that compares the area of each logic element with its threshold value, and a logic circuit that stores information such as the shape and arrangement of each logic element on a logic circuit diagram. A diagram information storage unit 4 and a logic circuit diagram having an area larger than a threshold value selected from among the displayed logic elements by inputting information from the logic circuit diagram information storage unit 4 and displaying a logic circuit diagram as shown in FIG. Logic circuit diagram display section 5 that highlights elements
The logic circuit diagram display section 5 includes a CRT display and a display control section for controlling the display of the CRT display.

第2図に示す論理回路図は、データDA及びDBが入力
される2人力OR回路E1と、イネーブル信号EN及び
り0ツク信号CLKが入力される2人力AND回路E2
と、OR回路E1の出力がデータ入力端子りに供給され
るとともにAND回路E2の出力がクロック端子CLに
供給されるD型フリップ70ツブ回路(D−F/F)E
3と、このD型フリップ70ツブ回路E3の出力Qとデ
ータDCが入力される2人力AND回路E4とから構成
されている。
The logic circuit diagram shown in FIG. 2 includes a two-person OR circuit E1 to which data DA and DB are input, and a two-person AND circuit E2 to which an enable signal EN and a zero check signal CLK are input.
and a D-type flip 70-tub circuit (D-F/F) E in which the output of the OR circuit E1 is supplied to the data input terminal and the output of the AND circuit E2 is supplied to the clock terminal CL.
3, and a two-man power AND circuit E4 to which the output Q of this D-type flip 70 tube circuit E3 and data DC are input.

前ril!属性記憶部1には、第3図に示すような各論
理素子E1〜E4のレイアウトパターン上での面積が記
憶されている。例えば、2人力OR回路E1及び2人力
AND回路E2の各面積はそれぞれ2500(ミリミク
ロン)2、D型フリップフロップ回路E3の面積は60
00 (ミリミクロン)2である。
Mae ril! The attribute storage unit 1 stores the area of each logic element E1 to E4 on a layout pattern as shown in FIG. For example, the area of each of the two-person OR circuit E1 and the two-person AND circuit E2 is 2500 (millimicrons)2, and the area of the D-type flip-flop circuit E3 is 60 mm.
00 (millimicrons)2.

上記閾値指定部2は、例えばキーボード及びバッファメ
モリ(何れも図示せず)を備え、作業者により前記属性
値に対する閾値がキーボードから入力されると、この閾
値をバッファメモリを介して属性値比較部3に転送する
The threshold value specifying unit 2 includes, for example, a keyboard and a buffer memory (none of which are shown), and when a threshold value for the attribute value is input by the operator from the keyboard, the threshold value is inputted to the attribute value comparison unit via the buffer memory. Transfer to 3.

上記属性値比較部3は、例えばCPUで構成され、各論
理素子のレイアウトパターン上での面積を属性記憶部1
から順次呼び出し、前記閾値指定部2で指定される閾値
と比較して閾値以上の面積を持つ論理素子を抽出する。
The attribute value comparison unit 3 is configured of, for example, a CPU, and stores the area of each logic element on the layout pattern in the attribute storage unit 1.
, and are compared with the threshold specified by the threshold specifying section 2 to extract logic elements having an area equal to or larger than the threshold.

上記論理回路図情報記憶部4には、第3図に示すノード
テーブル41と、形状情報テーブル42とが記憶されて
いる。
The logic circuit diagram information storage section 4 stores a node table 41 and a shape information table 42 shown in FIG.

ノードテーブル41には、ノード名として前記各入力端
子DA、DB、EN、CL、DC,各論理素子E1.E
2.E3.E4及び出力端子DO等のノードについて、
各ノードのタイプ、表示属性、位置座標及び形状情報へ
のポインタが格納されている。
The node table 41 includes the input terminals DA, DB, EN, CL, DC, each logic element E1 . E
2. E3. Regarding nodes such as E4 and output terminal DO,
Pointers to type, display attributes, position coordinates, and shape information of each node are stored.

また、形状情報テーブル42には、前記各ノードの形状
情報が格納され、このテーブル42の各エリアは前記ノ
ードテーブル41の各ポインタと接続されている。
Further, the shape information table 42 stores shape information of each node, and each area of this table 42 is connected to each pointer of the node table 41.

なお、この論理回路図情報記憶部4には、図示しないネ
ットテーブルが設゛けられ、各ノード間の配線の始点、
折れ曲り点、結点等の位置に関する座標情報が格納され
ている。
Note that this logic circuit diagram information storage unit 4 is provided with a net table (not shown), which indicates the starting point of wiring between each node,
Coordinate information regarding the positions of bending points, junction points, etc. is stored.

本実施例は以上の構成からなり、以下その作用を説明す
る。
This embodiment has the above configuration, and its operation will be explained below.

第5図のフローチャートに示すように、本実施例の論理
回路図処理装置の処理が開始されると、先ず、第4図の
ノードテーブル41から最初のノード名及びノードタイ
プが呼び出される(ステップ601)。
As shown in the flowchart of FIG. 5, when the processing of the logic circuit diagram processing apparatus of this embodiment is started, first, the first node name and node type are called from the node table 41 of FIG. 4 (step 601). ).

次に、呼び出されたノード名のノードタイプが入力端子
又は出力端子の何れかであるか否かが判定される(ステ
ップ602〉。
Next, it is determined whether the node type of the called node name is an input terminal or an output terminal (step 602).

ノードタイプが入力端子又は出力端子の何れでもないと
き、すなわち、ノードタイプが前記各論理素子E1〜E
4の何れかであるときは、ステップ603へ進む。また
、ノードタイプが入力端子DA−DC又は出力端子DO
の何れかである場合にはステップ606へ進む。
When the node type is neither an input terminal nor an output terminal, that is, the node type is each of the logic elements E1 to E.
4, the process advances to step 603. Also, if the node type is input terminal DA-DC or output terminal DO
In either case, the process advances to step 606.

ステップ603では、属性記憶部1に配憶された最初の
ノード名の論理素子の面積が呼び出される。
In step 603, the area of the logical element of the first node name stored in the attribute storage unit 1 is called.

そして、この呼び出された面積と閾値指定部2で指定さ
れた面積の閾値との大小が比較され、呼び出された面積
が閾値より大きい場合にはステップ605へ進み、そう
でない場合にはステップ606へ進む。
Then, the called area is compared with the area threshold specified by the threshold value specifying unit 2, and if the called area is larger than the threshold, the process proceeds to step 605; otherwise, the process proceeds to step 606. move on.

ステップ605では、閾値より大きい面積を有する論理
素子の前記ノードテーブル41中の表示属性が白表示か
ら赤表示に変わる。これにより、論理回路図表示部5中
の前記表示制御部はCRTディスプレイ上に表示される
論理回路図中の対応する論理素子のみが赤色で表示され
るように制御する。
In step 605, the display attribute in the node table 41 of the logic element having an area larger than the threshold value changes from white display to red display. Thereby, the display control section in the logic circuit diagram display section 5 controls so that only the corresponding logic element in the logic circuit diagram displayed on the CRT display is displayed in red.

そして、全論理素子についてその面積と°閾値との比較
がされ、全ての論理素子について抽出処理が終了すると
本実施例の処理は終了する。
Then, the areas of all logic elements are compared with the threshold value, and when the extraction processing for all logic elements is completed, the processing of this embodiment is completed.

次に、上記処理を具体的に説明すると、例えば、第2図
に示した論理回路図中からレイアウトパターン上での面
積が「閾値=5000 (ミリミクロン)2」を越える
論理素子を抽出したい場合には、2人カオア回路F1か
ら順番に各論理素子の面積と閾値とが比較される。
Next, to explain the above process in detail, for example, if you want to extract logic elements whose area on the layout pattern exceeds "threshold value = 5000 (millimicrons) 2" from the logic circuit diagram shown in Figure 2. In this step, the area of each logic element and the threshold value are compared in order from the two-person chaor circuit F1.

その結果、レイアウトパターン上での面積がr6000
 (ミリミクロン)2」であるD型フリップ7Oツブ回
路E3が抽出される。そして、当初、全て白色で表示さ
れていた第2図に示す論理回路図において抽出されたD
型フリップフロップE3のみが赤色表示され、他の論理
素子と区別されて強調表示される。
As a result, the area on the layout pattern is r6000
(millimicron) 2'' D-type flip 7O tube circuit E3 is extracted. Then, the extracted D in the logic circuit diagram shown in Figure 2, which was initially displayed in white.
Only the type flip-flop E3 is displayed in red, and is highlighted to be distinguished from other logic elements.

従って、以後のレイアウト設計作業において、rI4値
以上の面積を有する大きな論理素子を見誤まることなく
容易かつ確実に抽出でき、作業能率が向上する。その結
果、レイアウト設計上、有効にスペースの割振りができ
、LSIチップの極小化、LSIチップの歩留りの向上
が可能となる。
Therefore, in subsequent layout design work, large logic elements having an area of rI4 or more can be easily and reliably extracted without being mistaken, and work efficiency is improved. As a result, space can be allocated effectively in terms of layout design, making it possible to miniaturize LSI chips and improve the yield of LSI chips.

なお、本実施例では、論理素子の属性値としてレイアウ
トパターン上での面積を例に説明したが、本発明はこれ
に限られず、例えば、論理素子のファンアウト数、ファ
ンイン数、ベーシックセル数、グリッド数等を属性値と
して予め保持しておき、これらの属性値が閾値以上であ
るものを抽出して強調表示するようにすれば、配線が密
の部分のチェック作業等を容易に実施することが可能と
なる。
In this embodiment, the area on the layout pattern is used as an example of the attribute value of the logic element, but the present invention is not limited to this. For example, the number of fan-outs, the number of fan-ins, and the number of basic cells of the logic element , the number of grids, etc. are stored in advance as attribute values, and those whose attribute values are greater than a threshold are extracted and highlighted, making it easier to check areas with dense wiring. becomes possible.

また0、属性として論理素子の消費電力値等を保持して
おき、この電力値の閾値を超える論理素子を抽出するよ
うにすれば、消費電力や発生する熱量等を考慮した論理
素子の配置設計作業が容易に可能となる。
Also, if you retain the power consumption value of the logic element as an attribute and extract the logic element that exceeds the threshold value of this power value, you can design the layout of the logic element taking into consideration the power consumption, amount of heat generated, etc. Work becomes easier.

また、本実施例では、閾値を越える属性値を持つ論理素
子を抽出するようにしたが、同値以下のものや閾値と等
しい論理素子を抽出するようにしてもよいことは勿論で
ある。
Further, in this embodiment, logical elements having attribute values exceeding a threshold value are extracted, but it is of course possible to extract logical elements having an attribute value equal to or less than the threshold value.

更に、例えば面積が5000 (ミリミクロン)2以上
でかつファンアウト数が10以上の論理素子というよう
に、複数の属性値の組合せにより特定の論理素子を抽出
することも可能である。
Furthermore, it is also possible to extract a specific logic element by combining a plurality of attribute values, such as a logic element with an area of 5000 (millimicrons) 2 or more and a fan-out number of 10 or more.

加えて、本実施例では閾値を越えた論理素子を白色から
赤色に変えて表示する構成としたが、閾値を越えた論理
素子のみを表示させるように構成してもよい。
In addition, in this embodiment, the logic element exceeding the threshold value is displayed in red instead of white, but it may be configured so that only the logic element exceeding the threshold value is displayed.

[発明の効果] 以上詳細に説明したように本発明によれば、論理回路図
を構成する各論理素子に付随した固有の性質を属性値と
して予め保持し、この属性値の閾値と各論理素子の属性
値とを比較して属性値が閾値以上の論理素子と以下の論
理素子とを区分けするように構成した。
[Effects of the Invention] As explained in detail above, according to the present invention, the unique properties associated with each logic element constituting a logic circuit diagram are held in advance as attribute values, and the threshold value of this attribute value and each logic element are The configuration is configured such that logical elements with attribute values equal to or higher than a threshold value are distinguished from logical elements with attribute values equal to or lower than a threshold value by comparing the attribute values of .

このため、属性値が顕著な論理素子を他の論理素子と区
別でき、以後のレイアウト設計作業の効率が大幅に向−
トする。
Therefore, logic elements with significant attribute values can be distinguished from other logic elements, greatly improving the efficiency of subsequent layout design work.
to

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明に係る装置の一実施例の構成を示すブロ
ック図、第2図は同実施例で使用される論理回路を示す
ブロック図、第3図は属性記録部に記憶された属性値の
記憶エリアの構成図、第4図は論理回路図情報記憶部内
のノードテーブルの構成図、第5図は第1図に示す実施
例装置の処理手順を示すフローチャートである。 1・・・属性記憶部 2・・・閾値指定部 3・・・属性値比較部 4・・・論理回路図情報記憶部 5・・・論理回路図表示部
FIG. 1 is a block diagram showing the configuration of an embodiment of the device according to the present invention, FIG. 2 is a block diagram showing a logic circuit used in the embodiment, and FIG. 3 is a block diagram showing attributes stored in the attribute recording section. FIG. 4 is a configuration diagram of a value storage area, FIG. 4 is a configuration diagram of a node table in the logic circuit diagram information storage section, and FIG. 5 is a flowchart showing the processing procedure of the embodiment device shown in FIG. 1... Attribute storage section 2... Threshold value specification section 3... Attribute value comparison section 4... Logic circuit diagram information storage section 5... Logic circuit diagram display section

Claims (2)

【特許請求の範囲】[Claims] (1)論理回路図を構成する各論理素子に付随した固有
の性質を属性値として記憶する属性記憶手段と、 前記属性値の閾値を指定する閾値指定手段と、前記属性
記憶手段に記憶された各論理素子の属性値と指定された
閾値との大小を比較して閾値以上の論理素子と閾値以下
の論理素子とに区分けする区分け手段と、 を有することを特徴とする論理回路図処理装置。
(1) Attribute storage means for storing unique properties associated with each logic element constituting a logic circuit diagram as attribute values; threshold specification means for specifying a threshold value for the attribute value; A logic circuit diagram processing device comprising: a classification means for comparing the magnitude of an attribute value of each logic element with a specified threshold value and classifying the logic elements into logic elements having a value greater than or equal to the threshold value and logic elements having a value less than or equal to the threshold value.
(2)前記区分け手段は閾値以上の論理素子を閾値以下
の論理素子と区別して強調表示する表示手段を含むこと
を特徴とする特許請求の範囲第1項に記載の論理回路図
処理装置。
(2) The logic circuit diagram processing apparatus according to claim 1, wherein the classification means includes display means for distinguishing and highlighting logic elements having a value equal to or higher than a threshold value from logic elements equal to or less than a threshold value.
JP62067964A 1987-03-24 1987-03-24 Processor for logic circuit diagram Pending JPS63234358A (en)

Priority Applications (1)

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JP (1) JPS63234358A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02207342A (en) * 1989-02-08 1990-08-17 Mitsubishi Electric Corp Simulation result display

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Publication number Priority date Publication date Assignee Title
JPH02207342A (en) * 1989-02-08 1990-08-17 Mitsubishi Electric Corp Simulation result display

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