JP2605932B2 - Layout design equipment for semiconductor integrated circuits - Google Patents

Layout design equipment for semiconductor integrated circuits

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JP2605932B2 JP2194312A JP19431290A JP2605932B2 JP 2605932 B2 JP2605932 B2 JP 2605932B2 JP 2194312 A JP2194312 A JP 2194312A JP 19431290 A JP19431290 A JP 19431290A JP 2605932 B2 JP2605932 B2 JP 2605932B2
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Description

【発明の詳細な説明】 <産業上の利用分野> 本発明は半導体集積回路(IC)のレイアウト設計装
置、特にレイアウトCADを用いたICのレイアウト設計装
置に関する。
The present invention relates to a layout design apparatus for a semiconductor integrated circuit (IC), and more particularly to an IC layout design apparatus using a layout CAD.

<従来の技術> 従来この種の半導体集積回路のレイアウト設計は、回
路設計の結果にしたがって、トランジスタ,抵抗等の素
子、または、これらで構成されるブロックの配置等を決
定するものである。
2. Description of the Related Art Conventionally, in the layout design of a semiconductor integrated circuit of this type, an element such as a transistor and a resistor, or an arrangement of a block constituted by these elements is determined in accordance with a result of the circuit design.

そして、このレイアウト設計は、例えばエンジニアリ
ングワークステーション(EWS)を用いてレイアウトCAD
によりモニタ画面に回路パターンのレイアウトを表示し
つつ、例えばインタラクティブに行うものである。
This layout design is performed using, for example, an engineering workstation (EWS).
, For example, interactively while displaying the layout of the circuit pattern on the monitor screen.

この場合、EWSでは、例えばスケマティックエディタ
(DASH等)を使用して論理回路図の入力から論理シミュ
レーションまで行うものである。また、論理回路図から
単位機能ブロックを、レイアウトを行おうとする単位に
分割して、そのレイアウトブロックの大きさを概算す
る。そして、このブロック単位で、電源ライン、クロッ
クライン、データバスなどの引き回しや、パッドの位置
を検討し、最後に、各ブロックの配置、ブロック間の配
線を行うものである。
In this case, in the EWS, for example, a schematic editor (DASH or the like) is used to perform from the input of the logic circuit diagram to the logic simulation. In addition, the unit function block is divided into units to be laid out from the logic circuit diagram, and the size of the layout block is roughly estimated. The layout of power supply lines, clock lines, data buses, and the like and the positions of pads are examined in units of blocks, and finally, the arrangement of each block and wiring between blocks are performed.

<発明が解決しようとする課題> しかしながら、このような従来のICのレイアウト設計
装置は、レイアウトCADによりモニタ画面にICの実際の
回路パターンをレイアウトを表示しながら、上記レイア
ウト設計作業を行っていた。この場合、このモニタ画面
に表示した実際の回路パターンは複数層の配線、素子等
が複雑化しており、作業者にとって解りにくい、判別し
難いという課題があった。
<Problems to be Solved by the Invention> However, such a conventional IC layout design apparatus performs the above-described layout design work while displaying a layout of an actual circuit pattern of the IC on a monitor screen by layout CAD. . In this case, the actual circuit pattern displayed on the monitor screen has a plurality of layers of wirings, elements, and the like, which are complicated, and have a problem that it is difficult for an operator to understand and distinguish.

<発明の目的> そこで、本発明は、LSIのレイアウト設計にあってモ
ニア画面上で回路パターンの一部をわかりやすく表示し
た半導体集積回路のレイアウト設計装置を提供すること
を、その目的とするものである。
<Object of the Invention> Accordingly, an object of the present invention is to provide a layout design apparatus for a semiconductor integrated circuit in which a part of a circuit pattern is clearly displayed on a monia screen in an LSI layout design. It is.

<課題を解決するための手段> 本発明は、第1図に示すように、複数の論理ゲートを
組み合わせてなる半導体集積回路にあってその回路パタ
ーンのレイアウトをモニタ画面に表示し、このモニタ画
面上でこの回路パターンを編集可能な半導体集積回路の
レイアウト設計装置において、論理ゲートとの等価性が
検証された複数の論理ゲートの回路パターンをテーブル
に保持するパターン格納手段100と、特定機能の論理ゲ
ートを指定する指定手段200と、この指定された論理ゲ
ートの回路パターンを上記テーブルから抽出する抽出手
段300と、上記モニタ画面に表示されたこの半導体集積
回路の全てのレイアウト図を検索して指定した論理ゲー
トの回路パターンをこの抽出した論理ゲートの回路パタ
ーンに置換し、この置換部分を置換しない部分の表示と
は異なるようにして表示する表示変更手段400と、を備
えた半導体集積回路のレイアウト設計装置である。
<Means for Solving the Problems> According to the present invention, as shown in FIG. 1, a layout of a circuit pattern is displayed on a monitor screen in a semiconductor integrated circuit formed by combining a plurality of logic gates. In the semiconductor integrated circuit layout design apparatus capable of editing the circuit pattern above, a pattern storage means 100 for holding in a table circuit patterns of a plurality of logic gates whose equivalence with the logic gate has been verified, Specifying means 200 for specifying a gate, extracting means 300 for extracting the circuit pattern of the specified logic gate from the table, and searching and specifying all layout diagrams of the semiconductor integrated circuit displayed on the monitor screen Replace the replaced logic gate circuit pattern with the extracted logic gate circuit pattern, and replace And a display change means 400 for displaying the display in a manner different from that shown in the figure.

<作用> 本発明に係る半導体集積回路のレイアウト設計装置で
は、半導体集積回路の回路パターンのレイアウトをモニ
タ画面に表示し、このモニタ画面上でこの回路パターン
を編集することができる。例えばレイアウトCADを使用
するものである。
<Operation> With the layout design apparatus for a semiconductor integrated circuit according to the present invention, the layout of the circuit pattern of the semiconductor integrated circuit can be displayed on a monitor screen, and the circuit pattern can be edited on the monitor screen. For example, a layout CAD is used.

この場合、本装置にあっては、パターン格納手段100
は、論理ゲートとの等価性が検証されたその回路パター
ンをテーブルに保持している。
In this case, in the present apparatus, the pattern storage means 100
Holds in a table the circuit pattern whose equivalence with the logic gate has been verified.

そこで、指定手段200によって特定機能の論理ゲート
を指定すると、抽出手段300が、この指定された論理ゲ
ートの回路パターンを上記テーブルから抽出する。更
に、表示変更手段400は、モニタ画面に表示されたこの
半導体集積回路の全ての回路パターンのレイアウト図を
検索し、指定した論理ゲートの回路パターンを、抽出し
た論理ゲートの回路パターンに置換して表示する。この
場合の表示は置換されなかった回路パターンとは異なる
表示、例えば表示された色の変更。その部分の明滅、等
の強調表示となる。
Therefore, when a logic gate having a specific function is designated by the designation means 200, the extraction means 300 extracts the circuit pattern of the designated logic gate from the table. Further, the display changing means 400 searches the layout diagram of all the circuit patterns of the semiconductor integrated circuit displayed on the monitor screen, and replaces the designated logic gate circuit pattern with the extracted logic gate circuit pattern. indicate. The display in this case is a display different from the circuit pattern that has not been replaced, for example, a change in displayed color. Highlighting such as blinking of that portion is performed.

すなわち、本発明にあっては、回路パターンのレイア
ウト図中において特定の機能部分については他の部分と
異なるようにモニタ画面に表示することができ、モニタ
画面上で修正、切り出し(切り離し)を容易に行うこと
ができるものである。
That is, in the present invention, a specific functional part in the layout drawing of the circuit pattern can be displayed on the monitor screen so as to be different from other parts, and correction and cutout (separation) can be easily performed on the monitor screen. What can be done.

<実施例> 以下、本発明に係る半導体集積回路のレイアウト設計
装置の実施例を図面を用いて説明する。
Hereinafter, an embodiment of a layout design apparatus for a semiconductor integrated circuit according to the present invention will be described with reference to the drawings.

第2図〜第4図は本発明の一実施例を示す図である。 2 to 4 are views showing an embodiment of the present invention.

第2図は本発明におけるCADシステムのシステム構成
を示している。
FIG. 2 shows a system configuration of a CAD system according to the present invention.

この図において示すように、このシステムは、ミニコ
ンピュータ11からなる中央演算処理装置、回路パターン
データを格納、保持する磁気テープ装置12(パターン格
納手段に相当する)、データを記憶する磁気ディスク装
置13、回路パターンの位置情報等を入力するディジタイ
ザ14、入力図形を表示するモニタディスプレイ15を有し
ている。また、このシステムは、回路パターンを作図す
るためのディジタルプロッタ17の他にも、テレタイプ1
8、ラインプリンタ19を有している。また、16はモニタ1
5への入力装置、例えばライトペンまたはマウスであ
る。なお、20はディジタイザ14のコマンドメニュー表示
部を示している。
As shown in FIG. 1, the system comprises a central processing unit comprising a minicomputer 11, a magnetic tape device 12 (corresponding to a pattern storage means) for storing and holding circuit pattern data, and a magnetic disk device 13 for storing data. , A digitizer 14 for inputting position information of a circuit pattern and the like, and a monitor display 15 for displaying input figures. In addition to the digital plotter 17 for drawing circuit patterns,
8. It has a line printer 19. 16 is monitor 1
Input device to 5, such as a light pen or a mouse. Reference numeral 20 denotes a command menu display section of the digitizer 14.

第3図はこのレイアウト設計装置をさらに詳しく示す
ブロック図である。
FIG. 3 is a block diagram showing the layout design apparatus in more detail.

すなわち、CPU21は、バスラインを介して以下の装置
に接続されている。
That is, the CPU 21 is connected to the following devices via a bus line.

例えばCRT15はビデオディスプレイコントローラVDP23
を介してバスラインに接続されている。このVDP23はVRA
M24に格納したデータをCRT15に表示する場合の制御を行
っている。
For example, CRT15 is a video display controller VDP23
Connected to the bus line. This VDP23 is VRA
Control is performed when the data stored in M24 is displayed on CRT15.

25はキーボードであってキーボードインタフェース26
を介してCPU21に接続されている。
25 is a keyboard and a keyboard interface 26
Is connected to the CPU 21 via the.

27はプロッタを、28はそのインタフェースを、それぞ
れ示している。
27 indicates a plotter and 28 indicates its interface.

29は上記磁気ディスク装置13のインタフェース、30は
同じく磁気テープ装置12のインタフェースを示してい
る。
Reference numeral 29 denotes an interface of the magnetic disk drive 13, and reference numeral 30 denotes an interface of the magnetic tape drive 12.

なお、CPU21は周知の通りROM31、RAM32を内部記憶装
置として有しているものである。
As is well known, the CPU 21 has a ROM 31 and a RAM 32 as internal storage devices.

このCPU21でレイアウト設計時に実行されるプログラ
ムを以下第4図を参照して説明する。
A program executed at the time of layout design by the CPU 21 will be described below with reference to FIG.

その前提として、論理回路との等価性検証プログラム
LVSを用いて既存のスケマティックCAD出力により特定機
能の論理回路についてはその回路とモニタ表示に於ける
回路パターンとの対応関係がテーブルとして明確にされ
ている。このテーブルは上記磁気テープ装置12にあって
テストデータライブラリTDLとして保持されている。
As a premise, a program for verifying equivalence with logic circuits
By using the existing schematic CAD output using LVS, for a logic circuit having a specific function, the correspondence between the circuit and the circuit pattern on the monitor display is clarified as a table. This table is stored in the magnetic tape device 12 as a test data library TDL.

したがって、指定した特定機能の論理回路(例えばNA
NDゲートなど)をモニタ画面上で色変更して表示するに
は以下のフローチャートによるものである。
Therefore, the logic circuit (for example, NA
The following flow chart shows how to change the color of an ND gate and the like on the monitor screen and display it.

まず、例えばキーボード25等からインプットをスキャ
ンして(ステップS401)(S401が指定手段に相当す
る)、指定された論理ゲートのゲート番号を認識する
(S402)。
First, for example, an input is scanned from the keyboard 25 or the like (step S401) (S401 corresponds to the specifying means), and the gate number of the specified logical gate is recognized (S402).

次に、テーブルよりゲート番号に対応する論理ゲート
(NAND,NOR,AND,・・・・)を読み出し(S403)、その
テーブルから対応する回路パターンのデータを読み出し
ていったんRAM32などに保持する(S404)(S403,S404が
抽出手段に相当する)。
Next, the logic gate (NAND, NOR, AND,...) Corresponding to the gate number is read from the table (S403), and the data of the corresponding circuit pattern is read from the table and held in the RAM 32 or the like (S404). (S403 and S404 correspond to the extracting means).

そして、モニタ画面に表示されている全回路パターン
のレイアウトについて、指定した論理ゲートをスキャン
する(S405)。このスキャンにより読み出した論理ゲー
トの座標データをVRAM24に書き込む(S406)。指定した
論理ゲートの抽出である。
Then, the specified logic gate is scanned for the layout of all circuit patterns displayed on the monitor screen (S405). The coordinate data of the logic gate read by this scan is written to the VRAM 24 (S406). This is the extraction of the specified logic gate.

次に、この書き込んだデータについてVRAM24において
色変更を指示する(S407)。これらのステップS405,S40
6,S407が表示変更手段に相当する。例えばデータの書換
えによりRGB信号を変更するものである。そして、この
色変更のためのデータ書換えは終了したかをチェックし
(S408)、終了したらVDP23に画面表示の制御を移すも
のである(S409)。以後、VDP23はこの論理ゲートにつ
いてモニタ画面上で回路パターンの色変更を行うことと
なる。なお、色変更に変えて指定した論理ゲートを示す
回路パターン部分のみを明滅するようにしてもよい。
Next, a color change is instructed in the VRAM 24 for the written data (S407). These steps S405, S40
6, S407 corresponds to a display change unit. For example, the RGB signal is changed by rewriting data. Then, it is checked whether or not the data rewriting for the color change has been completed (S408). When the data rewriting has been completed, the screen display control is transferred to the VDP 23 (S409). Thereafter, the VDP 23 changes the color of the circuit pattern on the monitor screen for this logic gate. Note that only the circuit pattern portion indicating the designated logic gate instead of the color change may be made to blink.

<効果> 以上説明してきたように、本発明によれば、半導体集
積回路のレイアウト設計において、その回路パターンの
一部を他の部分とは異なるようにモニタ画面上で表示す
ることができる。その結果、例えば特定の論理ゲートの
修正、切り出し作業の効率を高めることができた。
<Effects> As described above, according to the present invention, in the layout design of a semiconductor integrated circuit, a part of the circuit pattern can be displayed on the monitor screen so as to be different from other parts. As a result, for example, it was possible to improve the efficiency of the work of modifying and cutting out a specific logic gate.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明に係る半導体集積回路のレイアウト設計
装置の概略構成を示すブロック図、 第2図は本発明の一実施例に係る半導体集積回路のレイ
アウト設計装置のシステム構成を示す概念図、 第3図は本発明の一実施例に係る半導体集積回路のレイ
アウト設計装置の構成を示すブロック図、 第4図は本発明の一実施例に係る半導体集積回路のレイ
アウト設計装置のCPUでの制御プログラムを示すフロー
チャートである。 100……パターン格納手段、 200……指定手段、 300……抽出手段、 400……表示変更手段。
FIG. 1 is a block diagram showing a schematic configuration of a semiconductor integrated circuit layout designing apparatus according to the present invention. FIG. 2 is a conceptual diagram showing a system configuration of a semiconductor integrated circuit layout designing apparatus according to one embodiment of the present invention. FIG. 3 is a block diagram showing a configuration of a semiconductor integrated circuit layout design apparatus according to one embodiment of the present invention, and FIG. 4 is a control by a CPU of a semiconductor integrated circuit layout design apparatus according to one embodiment of the present invention. It is a flowchart which shows a program. 100 ... pattern storage means, 200 ... designation means, 300 ... extraction means, 400 ... display change means.

フロントページの続き (56)参考文献 特開 昭61−228577(JP,A) 特開 平2−28882(JP,A) 特開 昭57−153443(JP,A) 特開 昭59−180652(JP,A) 杉山尚志編著「実践入門シリーズ実用 ASIC技術」初版(1987−5−1) (株)工業調査会P.39−46,P.60− 63Continuation of the front page (56) References JP-A-61-228577 (JP, A) JP-A-2-28882 (JP, A) JP-A-57-153443 (JP, A) JP-A-59-180652 (JP) , A) First edition of “Practical ASIC Technology”, edited by Hisashi Sugiyama (1987-5-1). 39-46, p. 60−63

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】複数の論理ゲートを組み合わせてなる半導
体集積回路にあってその回路パターンのレイアウトをモ
ニタ画面に表示し、このモニタ画面上でこの回路パター
ンを編集可能な半導体集積回路のレイアウト設計装置に
おいて、 論理ゲートとの等価性が検証された複数の論理ゲートの
回路パターンをテーブルに保持するパターン格納手段
と、 特定機能の論理ゲートを指定する指定手段と、 この指定された論理ゲートの回路パターンを上記テーブ
ルから抽出する抽出手段と、 上記モニタ画面に表示されたこの半導体集積回路の全て
のレイアウト図を検索して指定した論理ゲートの回路パ
ターンをこの抽出した論理ゲートの回路パターンに置換
し、この置換した部分を置換していない部分の表示とは
異なるようにして表示する表示変更手段と、を備えたこ
とを特徴とする半導体集積回路のレイアウト設計装置。
1. A semiconductor integrated circuit comprising a combination of a plurality of logic gates, wherein a layout of the circuit pattern is displayed on a monitor screen, and the circuit pattern can be edited on the monitor screen. A pattern storage means for holding in a table circuit patterns of a plurality of logic gates whose equivalence with the logic gate has been verified; a designating means for designating a logic gate of a specific function; and a circuit pattern of the designated logic gate. Extracting means for extracting from the table, searching all layout diagrams of the semiconductor integrated circuit displayed on the monitor screen and replacing the circuit pattern of the designated logic gate with the circuit pattern of the extracted logic gate, Display changing means for displaying the replaced portion differently from the display of the non-replaced portion And a layout design apparatus for a semiconductor integrated circuit.
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杉山尚志編著「実践入門シリーズ実用ASIC技術」初版(1987−5−1)(株)工業調査会P.39−46,P.60−63

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