JPS6322380B2 - - Google Patents

Info

Publication number
JPS6322380B2
JPS6322380B2 JP58045403A JP4540383A JPS6322380B2 JP S6322380 B2 JPS6322380 B2 JP S6322380B2 JP 58045403 A JP58045403 A JP 58045403A JP 4540383 A JP4540383 A JP 4540383A JP S6322380 B2 JPS6322380 B2 JP S6322380B2
Authority
JP
Japan
Prior art keywords
data
memory
memories
data stored
address control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP58045403A
Other languages
Japanese (ja)
Other versions
JPS59171093A (en
Inventor
Hajime Yamazaki
Ryoichi Shinoda
Katsuhiro Yo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58045403A priority Critical patent/JPS59171093A/en
Publication of JPS59171093A publication Critical patent/JPS59171093A/en
Publication of JPS6322380B2 publication Critical patent/JPS6322380B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は記憶回路の記憶データを変更する方式
に係り、特に記憶回路の記憶データの変更を回線
を断とすることなく短時間で行うことが出来る記
憶回路のデータ変更方式に関するものである。
[Detailed Description of the Invention] (a) Technical Field of the Invention The present invention relates to a method for changing data stored in a memory circuit, and particularly to a method for changing data stored in a memory circuit in a short time without disconnecting the line. The present invention relates to a method for changing data in a memory circuit that allows for.

(b) 従来技術と問題点 以下、従来の記憶回路の記憶データ変更方式を
時分割交換スイツチを例にとつて説明する。
(b) Prior Art and Problems Hereinafter, a method for changing stored data in a conventional memory circuit will be explained using a time division switching switch as an example.

第1図は従来例の時分割交換スイツチのブロツ
ク図、第2図はデータフレーム構成図である。
FIG. 1 is a block diagram of a conventional time division exchange switch, and FIG. 2 is a data frame configuration diagram.

図中1,2はタイムスロツト交換ユニツト(以
下TSIと称す)、3はセレクタ(以下SELと称
す)、4,6はデータメモリ、5,7はアドレス
コントロールメモリ、8は制御器、9はデータ領
域、10は空き領域を示す。
In the figure, 1 and 2 are time slot exchange units (hereinafter referred to as TSI), 3 is a selector (hereinafter referred to as SEL), 4 and 6 are data memories, 5 and 7 are address control memories, 8 is a controller, and 9 is data. Area 10 indicates a free area.

TSI1,2は2重化構成で動作しており、SEL
3ではTSI1,2の出力信号D,Eのどちらかを
選択して信号Fとして出力している。
TSI1 and TSI2 operate in a duplex configuration, and SEL
3, one of the output signals D and E of TSIs 1 and 2 is selected and output as signal F.

アドレスコントロールメモリ5,7は、信号線
Aより送られてきてデータメモリ4,6に記憶し
たデータを、読み出すアドレスを時間的に制御す
るもので、この大量のデータを読み出すアドレス
をアドレスコントロールデータとして記憶してい
る。このアドレスコントロールデータを更新する
必要が生ずると、信号線Bよりデータ更新命令と
更新するアドレスコントロールデータが制御器8
に送られてきて、制御器8の制御により、アドレ
スコントロールメモリ5,7に記憶したアドレス
コントロールデータを更新するが、これは第2図
に示すデータタイムスロツトの空領域10で行
う。この為1つの空領域で変更を行なう数量に限
りがあり、アドレスコントロールデータの変更が
多数になつた場合は、数個の空領域を使用せねば
ならず、ある時間が必要で其の間は回線断となる
欠点がある。
The address control memories 5 and 7 temporally control the address from which the data sent from the signal line A and stored in the data memories 4 and 6 are read, and the address from which this large amount of data is read is used as address control data. I remember. When it becomes necessary to update this address control data, a data update command and the address control data to be updated are sent from the signal line B to the controller 8.
The address control data stored in the address control memories 5 and 7 is updated under the control of the controller 8, but this is done in the empty area 10 of the data time slot shown in FIG. For this reason, there is a limit to the amount of changes that can be made in one empty area, and when a large number of address control data changes are made, several empty areas must be used, and a certain amount of time is required. It has the disadvantage of disconnecting the line.

(c) 発明の目的 本発明の目的は上記の欠点をなくするために記
憶回路のデータの変更を、回線を断とすることな
く短時間で出来る記憶回路のデータ変更方式の提
供にある。
(c) Object of the Invention In order to eliminate the above-mentioned drawbacks, the object of the present invention is to provide a method for changing data in a storage circuit that can change data in a storage circuit in a short time without disconnecting the line.

(d) 発明の構成 本発明は上記の目的を達成するために、二重化
され同一のデータを夫々記憶する第1、第2のメ
モリと、該第1、第2のメモリの読出出力を選択
出力する選択手段と、該第1、第2のメモリと該
選択手段とを制御すると共に、該第1、第2のメ
モリの記憶データの書込変更を行う制御手段とよ
りなる記憶回路において、該制御手段に前記第1
(又は第2)のメモリの記憶データを変更したい
旨の指示を受けた時、該制御手段は該第1(又は
第2)のメモリの動作を停止させ、前記選択手段
に該第2(又は第1)のメモリの出力を選択出力
させることにより変更前の記憶データの読出を可
能にしたまま、前記第1(又は第2)のメモリの
記憶データの書込変更を行うようにしたことを特
徴とする記憶回路の記憶データ変更方式を提供す
るものである。
(d) Structure of the Invention In order to achieve the above object, the present invention provides first and second memories that are duplicated and each stores the same data, and selects and outputs read outputs of the first and second memories. and a control means that controls the first and second memories and the selection means and writes and changes data stored in the first and second memories. The control means includes the first
When receiving an instruction to change the data stored in the (or second) memory, the control means stops the operation of the first (or second) memory and causes the selection means to change the data stored in the second (or second) memory. By selectively outputting the output of the first memory, the data stored in the first (or second) memory can be written and changed while the data stored before the change can be read. The present invention provides a method for changing data stored in a storage circuit featuring characteristics.

(e) 発明の実施例 以下本発明の1実施例につき図に従つて詳細に
説明する。尚、ここにおいても、時分割交換スイ
ツチを例にとつて説明する。
(e) Embodiment of the Invention An embodiment of the present invention will be described in detail below with reference to the drawings. Here, too, the explanation will be given using a time division exchange switch as an example.

第3図は本発明の実施例の時分割交換スイツチ
のブロツク図である。
FIG. 3 is a block diagram of a time division exchange switch according to an embodiment of the present invention.

図中第1図と同一機能のものは同一記号で示し
3′はセレクタ、9は制御器を示す。
Components in the figure that have the same functions as those in FIG. 1 are designated by the same symbols, 3' is a selector, and 9 is a controller.

通常はTSI1とTSI2は2重化構成で動作して
おり、SEL3′ではTSI1,2の出力信号D,E
のどちらかを信号Fとして出力している。アドレ
スコントロールデータの変更が必要になると信号
線Bよりデータ更新命令と更新するアドレスコン
トロールデータが制御器9に送られてくる。する
と制御器9は、信号線Iを介し信号を、SEL3′
に出力し、信号Dを選択するようにさせ、又信号
線Gを介し信号を発し、TSI2の通常の動作を停
止し、アドレスコントロールデータの書き込みを
行なわせる。この書き込み所要時間は定まつてい
るので、書き込み完了した所定の時間になると信
号線G,H,Iを介し信号を発し、TSI2を通常
の動作とし、SEL3′は信号Eを選択するように
させ、変更後のアドレスコントロールデータにて
交換サービスをするようにし、TSI1の通常の動
作を停止させアドレスコントロールデータの書き
込み状態とし、信号線Cを介し、TSI2のアドレ
スコントロールメモリ7の変更後のアドレスコン
トロールデータを書き込ませる。書き込みの所要
時間は定まつているので書き込み完了した所定の
時間になると信号線Hより信号を発し、2重化構
成の動作をするようにさせる。
Normally, TSI1 and TSI2 operate in a duplex configuration, and in SEL3', the output signals D and E of TSI1 and TSI2 are
Either of these is output as signal F. When it becomes necessary to change the address control data, a data update command and the address control data to be updated are sent from the signal line B to the controller 9. Then, the controller 9 sends a signal via the signal line I to SEL3'
A signal is outputted to select signal D, and a signal is issued via signal line G to stop the normal operation of TSI 2 and write address control data. The time required for this write is fixed, so when the write is completed at the predetermined time, a signal is issued via signal lines G, H, and I, causing TSI2 to operate normally and SEL3' to select signal E. , the exchange service is performed using the changed address control data, the normal operation of TSI 1 is stopped, the address control data is written, and the changed address control of the address control memory 7 of TSI 2 is transferred via the signal line C. Write the data. Since the time required for writing is fixed, at the predetermined time when writing is completed, a signal is issued from the signal line H to cause the duplex configuration to operate.

このようにすることにより回線を断することな
くしかもアドレスコントロールデータの変更を1
瞬に行なうことが出来る。
By doing this, address control data can be changed without disconnecting the line.
It can be done instantly.

(f) 発明の効果 以上詳細に説明せる如く本発明によれば記憶回
路のデータの変更を回線を断とすることなく1瞬
に行なうことが出来る効果がある。
(f) Effects of the Invention As explained in detail above, according to the present invention, data in a memory circuit can be changed instantaneously without disconnecting the line.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来例の時分割交換スイツチのブロツ
ク図、第2図はデータフレーム構成図、第3図は
本発明の実施例の時分割交換スイツチのブロツク
図である。 図中1,2はタイムスロツト変換ユニツト、
3,3′はセレクタ、4,6はデータメモリ、5,
7はアドレスコントロールメモリ、8,9は制御
器を示す。
FIG. 1 is a block diagram of a conventional time division exchange switch, FIG. 2 is a data frame configuration diagram, and FIG. 3 is a block diagram of a time division exchange switch according to an embodiment of the present invention. In the figure, 1 and 2 are time slot conversion units;
3, 3' are selectors, 4, 6 are data memories, 5,
7 is an address control memory, and 8 and 9 are controllers.

Claims (1)

【特許請求の範囲】 1 二重化され同一のデータを夫々記憶する第
1、第2のメモリと、該第1、第2のメモリの読
出出力を選択出力する選択手段と、該第1、第2
のメモリと該選択手段とを制御すると共に、該第
1、第2のメモリの記憶データの書込変更を行う
制御手段とよりなる記憶回路において、 該制御手段に前記第1(又は第2)のメモリの
記憶データを変更したい旨の指示を受けた時、該
制御手段は該第1(又は第2)のメモリの動作を
停止させ、前記選択手段に該第2(又は第1)の
メモリの出力を選択出力させることにより変更前
の記憶データの読出を可能にしたまま、前記第1
(又は第2)のメモリの記憶データの書込変更を
行うようにしたことを特徴とする記憶回路の記憶
データ変更方式。
[Scope of Claims] 1. First and second memories that are duplicated and store the same data, selection means that selects and outputs the read outputs of the first and second memories, and the first and second memories.
A memory circuit comprising a control means for controlling the memory and the selection means and changing the writing of data stored in the first and second memories, wherein the control means includes the first (or second) memory. When receiving an instruction to change the data stored in the memory, the control means stops the operation of the first (or second) memory, and causes the selection means to change the data stored in the second (or first) memory. By selectively outputting the output of the first
(or second) A method for changing stored data in a storage circuit, characterized in that writing and changing data stored in a memory is performed.
JP58045403A 1983-03-18 1983-03-18 Stored data changing system of storing circuit Granted JPS59171093A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58045403A JPS59171093A (en) 1983-03-18 1983-03-18 Stored data changing system of storing circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58045403A JPS59171093A (en) 1983-03-18 1983-03-18 Stored data changing system of storing circuit

Publications (2)

Publication Number Publication Date
JPS59171093A JPS59171093A (en) 1984-09-27
JPS6322380B2 true JPS6322380B2 (en) 1988-05-11

Family

ID=12718283

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58045403A Granted JPS59171093A (en) 1983-03-18 1983-03-18 Stored data changing system of storing circuit

Country Status (1)

Country Link
JP (1) JPS59171093A (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61205096A (en) * 1985-03-08 1986-09-11 Nippon Telegr & Teleph Corp <Ntt> Time division switching system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52153633A (en) * 1976-06-16 1977-12-20 Toshiba Corp Memory correcting system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52153633A (en) * 1976-06-16 1977-12-20 Toshiba Corp Memory correcting system

Also Published As

Publication number Publication date
JPS59171093A (en) 1984-09-27

Similar Documents

Publication Publication Date Title
JPS6322380B2 (en)
JPS6113268B2 (en)
JPH03204753A (en) Dma controller
JP3371278B2 (en) Shared buffer type switch section
JP2674003B2 (en) Time division switch control memory copy method
JP3138597B2 (en) Dynamic polling method using memory for burst signal transmission management
JPS6326892A (en) Memory device
JP3063945B2 (en) Time-division switch control method
JP2555934B2 (en) Time switch
JPH04332297A (en) Switch control system for time-division switchboard
JPS6340058B2 (en)
JPS6076891A (en) Subscriber&#39;s circuit controlling system
JPH07107577A (en) Time division time slot exchange circuit
JPH05210566A (en) Memory device and data read/write method of memory
JPH07319720A (en) System switching method for processor
JPS63220695A (en) Half-fixed line housing system in time division line switching system
JPH03123300A (en) Initialization circuit for time switch data memory
JPH05233521A (en) Processor connecting device
JPS6061976A (en) Memory
JPS6236268B2 (en)
JPH0566751U (en) Pseudo dual port memory system
JPS63118854A (en) Control system for data transfer
JPH10143429A (en) Multiport memory
JPS61184587A (en) Image display controller
JPH05347696A (en) Image processing unit