JPH05347696A - Image processing unit - Google Patents
Image processing unitInfo
- Publication number
- JPH05347696A JPH05347696A JP4179059A JP17905992A JPH05347696A JP H05347696 A JPH05347696 A JP H05347696A JP 4179059 A JP4179059 A JP 4179059A JP 17905992 A JP17905992 A JP 17905992A JP H05347696 A JPH05347696 A JP H05347696A
- Authority
- JP
- Japan
- Prior art keywords
- address
- image memory
- image
- unmounted
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Editing Of Facsimile Originals (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、画像読取装置で読み取
った画像データを、一旦画像メモリに記憶し、その後、
それを画像記録装置に転送する画像処理装置に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention temporarily stores image data read by an image reading device in an image memory, and thereafter,
The present invention relates to an image processing device that transfers it to an image recording device.
【０００２】[0002]
【従来の技術】画像処理装置において、画像メモリに記
憶されている画像データの内の一部分だけを、読み出し
たい場合がある。そのような要求に対処した画像処理装
置として、従来、次のようなものがあった。2. Description of the Related Art In an image processing apparatus, it is sometimes desired to read only a part of the image data stored in an image memory. Conventionally, there have been the followings as image processing apparatuses that meet such demands.
【０００３】図９は、従来の画像処理装置の概要を示す
ブロック図である。図９において、１は画像メモリ、２
０は画像読取装置、３０は画像記録装置、４０はＣＰＵ
（中央処理装置）である。FIG. 9 is a block diagram showing an outline of a conventional image processing apparatus. In FIG. 9, 1 is an image memory, 2
0 is an image reading device, 30 is an image recording device, and 40 is a CPU
(Central processing unit).
【０００４】この画像処理装置において、画像読取装置
２０で原稿を読み取り、読み取った画像データを画像メ
モリ１に記憶させる。その後、画像記録装置３０は、画
像メモリ１から画像データを読み出しながら、記録紙上
に画像を記録する。それら各部の制御は、ＣＰＵ４０に
よって行う。In this image processing apparatus, the image reading apparatus 20 reads a document and stores the read image data in the image memory 1. Thereafter, the image recording device 30 records the image on the recording paper while reading the image data from the image memory 1. The control of each of these parts is performed by the CPU 40.
【０００５】画像読取装置２０で原稿を読み取り、読み
取った画像データを画像メモリ１に記憶させる際に、読
み取った行数を、ＣＰＵ４０でカウントしておく。そし
て、画像記録装置３０が、画像メモリ１から画像データ
を読み出す際には、行数をＣＰＵ４０でカウントしなが
ら読み出し、カウント値が、原稿を読み取った際のカウ
ント値に達したら画像データの出力を停止させるように
している。When the document is read by the image reading device 20 and the read image data is stored in the image memory 1, the CPU 40 counts the number of read lines. When the image recording apparatus 30 reads the image data from the image memory 1, the CPU 40 counts the number of rows and reads the image data. When the count value reaches the count value when the document is read, the image data is output. I'm trying to stop it.
【０００６】このようにすれば、原稿を読み取る前に、
画像メモリ１をいちいちクリアしなくても、画像メモリ
１に記憶されている原稿の範囲外に記憶されている、余
分な情報まで読み出して記録するようなことはなくな
る。なお、このような画像処理装置に関連する従来の文
献としては、例えば、特開平２−２０７６６０号公報が
ある。In this way, before reading the original,
Even if the image memory 1 is not cleared, the extra information stored outside the range of the original document stored in the image memory 1 is not read and recorded. As a conventional document related to such an image processing apparatus, there is, for example, Japanese Patent Laid-Open No. 2-207660.
【０００７】[0007]
【発明が解決しようとする課題】（問題点）しかしなが
ら、前記した従来の技術では、ＣＰＵ４０で複雑な制御
を行う必要があり、処理が遅くなるという問題点があっ
た。(Problem) However, the above-described conventional technique has a problem that the CPU 40 needs to perform complicated control, which slows down the processing.
【０００８】（問題点の説明）従来の技術では、原稿を
読み取らせた時の行数のカウントを、ＣＰＵ４０が行っ
ていて、画像メモリ１から画像データを読み出す時は、
また、ＣＰＵ４０が行数をカウントし、原稿読み取り時
のカウント値に達したら、画像メモリ１からの画像デー
タ出力を停止させるというような制御を行っていた。し
かし、ＣＰＵ４０でそのような制御を行うには、いちい
ち、制御用プログラムを走らせて実行することになり、
時間がかかる。その結果、処理が遅くなる。本発明は、
以上のような問題点を解決することを課題とするもので
ある。(Explanation of Problems) In the conventional technique, when the CPU 40 counts the number of lines when the original is read, and when the image data is read from the image memory 1,
Further, the CPU 40 counts the number of lines, and when the count value at the time of reading the original is reached, control is performed such that the output of the image data from the image memory 1 is stopped. However, in order to perform such control by the CPU 40, the control program is run and executed one by one,
take time. As a result, the processing becomes slow. The present invention is
It is an object to solve the above problems.
【０００９】[0009]
【課題を解決するための手段】前記課題を解決するた
め、本発明の画像処理装置では、画像メモリと、該画像
メモリのアドレス信号を出力するアドレス発生手段と、
上記画像メモリにアクセスした行数を計数するカウンタ
と、上記画像メモリのメモリ未実装領域のアドレスを出
力する未実装アドレス出力手段と、上記カウンタのカウ
ント値が所定値に達した時、アドレス出力源を、上記ア
ドレス発生手段から未実装アドレス出力手段に切り換え
る切換手段とを設けることとした。また、画像メモリ
と、該画像メモリのアドレス信号を出力するアドレス発
生手段と、各行毎に、上記画像メモリにアクセスしたワ
ード数を計数するカウンタと、上記画像メモリのメモリ
未実装領域のアドレスを出力する未実装アドレス出力手
段と、上記カウンタのカウント値が所定値に達した時、
アドレス出力源を、上記アドレス発生手段から未実装ア
ドレス出力手段に切り換える切換手段とを設けることと
した。そしてまた、画像メモリと、該画像メモリのアド
レス信号を出力するアドレス発生手段と、該画像メモリ
にアクセスした行数を計数する第１のカウンタと、各行
毎に、上記画像メモリにアクセスしたワード数を計数す
る第２のカウンタと、該画像メモリのメモリ未実装領域
のアドレスを出力する未実装アドレス出力手段と、上記
第１及び第２のカウンタの内、少なくとも一方のカウン
ト値が所定値に達した時、アドレス出力源を、上記アド
レス発生手段から未実装アドレス出力手段に切り換える
切換手段とを設けることとした。さらに、上記各画像処
理装置における未実装アドレス出力手段として、電源に
接続した端子と、アースに接続した端子とを組み合わせ
て用いることとした。さらにまた、上記各画像処理装置
における未実装アドレス出力手段として、書換え可能な
レジスタを用いることとした。In order to solve the above-mentioned problems, in an image processing apparatus of the present invention, an image memory, address generating means for outputting an address signal of the image memory,
A counter that counts the number of rows that have accessed the image memory, an unmounted address output unit that outputs an address of a memory unmounted area of the image memory, and an address output source when the count value of the counter reaches a predetermined value. And switching means for switching from the address generating means to the unmounted address output means. Also, an image memory, an address generating unit that outputs an address signal of the image memory, a counter that counts the number of words that access the image memory for each row, and outputs an address of a memory unmounted area of the image memory. When the count value of the unmounted address output means and the counter reaches a predetermined value,
A switching means for switching the address output source from the address generating means to the unmounted address output means is provided. Also, an image memory, an address generating means for outputting an address signal of the image memory, a first counter for counting the number of rows accessing the image memory, and the number of words accessing the image memory for each row. A second counter that counts the number of unread addresses, an unmounted address output unit that outputs the address of the memory unmounted area of the image memory, and at least one of the first and second counters has reached a predetermined count value. In this case, the address output source is provided with switching means for switching from the address generating means to the unmounted address output means. Further, as the unmounted address output means in each of the image processing devices, a terminal connected to the power supply and a terminal connected to the ground are used in combination. Furthermore, a rewritable register is used as the unmounted address output means in each of the image processing apparatuses.
【００１０】[0010]
【作 用】画像メモリから画像データを読み出す際
に、アドレス信号は、常時はアドレス発生回路から与
え、行カウンタやワードカウンタのカウント値によっ
て、アドレス出力源をアドレス発生回路から未実装アド
レス出力回路に切り換えるだけで、指定領域以外のデー
タの読み出しをしないようにできる。その結果、読み出
し動作中、ＣＰＵを介在させる必要がないので、高速処
理が可能となる。[Operation] When reading image data from the image memory, the address signal is always supplied from the address generation circuit, and the address output source is changed from the address generation circuit to the unmounted address output circuit according to the count value of the row counter or word counter. Only by switching, it is possible to prevent reading of data other than the designated area. As a result, it is not necessary to intervene the CPU during the read operation, and thus high speed processing is possible.
【００１１】また、本発明は、画像メモリからデータを
読み出す場合だけでなく、画像メモリにデータを書込む
場合にも適用できる。すなわち、画像メモリにデータを
書き込む際に、行数やワード数をカウントし、カウント
値が所定値に達したら、アドレス信号出力源を、アドレ
ス発生回路から未実装アドレス出力回路に切り換えるこ
とにより、所定領域外へのデータ書込を防止できるよう
にもなる。The present invention can be applied not only to reading data from the image memory but also to writing data in the image memory. That is, when writing data to the image memory, the number of rows and the number of words are counted, and when the count value reaches a predetermined value, the address signal output source is switched from the address generation circuit to the unmounted address output circuit. It also becomes possible to prevent data writing outside the area.
【００１２】[0012]
【実施例】（第１実施例）以下、本発明の実施例を図面
に基づいて詳細に説明する。図１は、本発明の第１実施
例の概要を示すブロック図である。図１において、１は
画像メモリ、２はアドレス発生回路、３は未実装アドレ
ス出力回路、４はマルチプレクサ、５は行カウンタ、６
はイメージバスである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) An embodiment of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing the outline of the first embodiment of the present invention. In FIG. 1, 1 is an image memory, 2 is an address generation circuit, 3 is an unmounted address output circuit, 4 is a multiplexer, 5 is a row counter, 6
Is an image bus.
【００１３】アドレス発生回路２は、予め設定されたア
ドレス初期値から始めて、それに続くアドレス信号を順
次発生する回路である。未実装アドレス出力回路３は、
画像メモリ１として実装されているアドレスの範囲外の
アドレス値を出力する回路である。例えば、画像メモリ
１に００００〜７ＦＦＦ（１６進表示）のアドレスが実
装されている場合、その範囲外である８０００（１６進
表示）のアドレス値を出力する。The address generating circuit 2 is a circuit for sequentially generating address signals starting from a preset address initial value and continuing. The unmounted address output circuit 3 is
This is a circuit that is implemented as the image memory 1 and outputs an address value outside the address range. For example, when an address of 0000 to 7 FFF (hexadecimal display) is installed in the image memory 1, an address value of 8000 (hexadecimal display) which is out of the range is output.
【００１４】マルチプレクサ４は、行カウンタ５からの
切換信号により、画像メモリ１に送るアドレス信号を、
アドレス発生回路２からの出力と、未実装アドレス出力
回路３からの出力との間で切換を行うものである。行カ
ウンタ５は、画像メモリ１からイメージバス６へ、また
は、イメージバス６から画像メモリ１へ転送されたデー
タの行数をカウントし、指定行数の転送が完了した時、
カウントを停止すると共に、マルチプレクサ４に対し
て、切換信号を送出する。The multiplexer 4 is responsive to the switching signal from the row counter 5 to send an address signal to the image memory 1.
Switching is performed between the output from the address generation circuit 2 and the output from the unmounted address output circuit 3. The row counter 5 counts the number of rows of data transferred from the image memory 1 to the image bus 6 or from the image bus 6 to the image memory 1, and when the transfer of the designated number of rows is completed,
The count is stopped and a switching signal is sent to the multiplexer 4.
【００１５】図２は、本発明の第１実施例の動作を説明
するための図である。図２において、Ａは、画像メモリ
１に記憶されている画像データであり、Ｂは、画像デー
タＡの内の先頭行からＭ行分のデータである。今、この
データＢの部分が読み出し指定領域になっているものと
する。FIG. 2 is a diagram for explaining the operation of the first embodiment of the present invention. In FIG. 2, A is image data stored in the image memory 1, and B is data for M rows from the first row of the image data A. Now, it is assumed that the portion of the data B is the read designation area.
【００１６】図２を参照しながら、図１の回路におい
て、画像メモリ１のデータを読み出す場合の動作を説明
する。まず、行カウンタ５の端子Ｄより指定領域の行数
Ｍを入力し、行カウンタ５の初期値を設定する。その
後、アドレス発生回路２からマルチプレクサ４を介し
て、画像メモリ１に順次アドレス信号を与え、該当する
番地の画像データを、１ワード（例えば、１６ビット）
ずつイメージバス６に転送させる。The operation of the circuit of FIG. 1 when the data of the image memory 1 is read will be described with reference to FIG. First, the number of rows M in the designated area is input from the terminal D of the row counter 5, and the initial value of the row counter 5 is set. After that, address signals are sequentially applied from the address generation circuit 2 to the image memory 1 via the multiplexer 4, and the image data of the corresponding address is 1 word (for example, 16 bits).
Each of them is transferred to the image bus 6.
【００１７】画像データの転送が１行分完了する毎に、
行カウンタ５の入力端子ＥＮにライン同期信号が与えら
れ、行カウンタ５の値が１減じられる。行カウンタ５の
値が減じていって０になった時、行カウンタ５から、マ
ルチプレクサ４に切換信号が出力される。Each time the transfer of image data is completed for one line,
A line synchronization signal is applied to the input terminal EN of the row counter 5, and the value of the row counter 5 is decremented by 1. When the value of the row counter 5 decreases and becomes 0, the row counter 5 outputs a switching signal to the multiplexer 4.
【００１８】切換信号が出力されると、マルチプレクサ
４は、いままで画像メモリ１に、アドレス発生回路２か
らのアドレス信号を与えていたのを、未実装アドレス出
力回路３からの出力を与えるように切り換えられる。と
ころが、未実装アドレス出力回路３の出力は、画像メモ
リ１に実装されているアドレスの範囲外のアドレス値で
あるので、画像メモリ１には、該当する番地がなく、イ
メージバス６には、画像データが出力されない。When the switching signal is output, the multiplexer 4 supplies the address signal from the address generating circuit 2 to the image memory 1 until now, but supplies the output from the unmounted address output circuit 3. Can be switched. However, since the output of the unmounted address output circuit 3 is an address value outside the range of the addresses mounted in the image memory 1, there is no corresponding address in the image memory 1, and the image bus 6 stores the image. No data is output.
【００１９】次に、画像メモリ１に画像データを書き込
む場合を説明する。その場合の動作は、画像データの流
れが、上記の場合と反対になるだけで、その他の動作は
同様に行われる。そして、Ｍ行目の書込が完了した時、
画像メモリ１には、未実装アドレス出力回路３の出力が
与えられるが、画像メモリ１には該当する番地がないの
で、どの番地にもデータは書き込まれない。Next, a case where image data is written in the image memory 1 will be described. In that case, the flow of the image data is opposite to that in the above case, and other operations are performed in the same manner. When the writing of the Mth row is completed,
The output of the unmounted address output circuit 3 is given to the image memory 1, but since there is no corresponding address in the image memory 1, no data is written to any address.
【００２０】図３は、本発明の第１実施例の具体例を示
す図である。符号は、図１のものに対応し、１−１〜１
−３は画像メモリブロック、３−１は未実装アドレス出
力回路、７はデコーダである。なお、図３では、説明を
簡明にするため、画像メモリのアドレスを６ビットにし
て示している。FIG. 3 is a diagram showing a specific example of the first embodiment of the present invention. Reference numerals correspond to those in FIG.
-3 is an image memory block, 3-1 is an unmounted address output circuit, and 7 is a decoder. In FIG. 3, the address of the image memory is shown as 6 bits for the sake of simplicity.
【００２１】画像メモリは、３個の画像メモリブロック
１−１〜１−３に分割されており、アドレス信号の上位
２ビットで、いずれかの画像メモリブロックを指定する
か、あるいはどれも指定しないかする。行カウンタ５へ
の指定行数Ｍの設定は、ＣＰＵから端子Ｄ0 〜Ｄ5 へデ
ータを与え、カウンタ初期値ライト信号ＷＲを端子ＬＤ
へ入力することにより、行う。The image memory is divided into three image memory blocks 1-1 to 1-3, and one of the image memory blocks is designated by the upper 2 bits of the address signal, or none of them is designated. Do To set the specified number of rows M in the row counter 5, data is supplied from the CPU to the terminals D 0 to D 5 , and the counter initial value write signal WR is applied to the terminal LD.
Perform by entering into.
【００２２】未実装アドレス出力回路３−１は、マルチ
プレクサ４への入力端子Ｂ0 〜Ｂ5の内、上位２ビット
の端子Ｂ4,Ｂ5 を電源側に接続し、残りの下位ビット端
子Ｂ0 〜Ｂ3 を、アース側に接続する。その結果、未実
装アドレス出力回路３−１からマルチプレクサ４には、
常時“１１００００”（２進表示、以下同様）なる信号
が与えられる。デコーダ７は、マルチプレクサ４から出
力されるアドレス信号の内の上位２ビットを受けて、画
像メモリブロック選択信号を出力する。端子Ｂ，Ａに
“００”が入力された時、出力端子Ｓ0 に出力を出し、
画像メモリブロック１−１を選択する。同様に、“０
１”の時は、画像メモリブロック１−２、“１０”の時
は、画像メモリブロック１−３を選択する。そして、端
子Ｂ，Ａに“１１”が入力された時は、出力端子Ｓ3 に
出力を出し、どの画像メモリブロックも選択しない。The unimplemented address output circuit 3-1 connects the upper 2 bit terminals B 4 and B 5 of the input terminals B 0 to B 5 to the multiplexer 4 to the power supply side, and the remaining lower bit terminal B. Connect 0 to B 3 to the ground side. As a result, from the unimplemented address output circuit 3-1 to the multiplexer 4,
A signal of "110000" (binary display, the same applies hereinafter) is always given. The decoder 7 receives the upper 2 bits of the address signal output from the multiplexer 4 and outputs an image memory block selection signal. When "00" is input to the terminals B and A, an output is output to the output terminal S 0 ,
Select the image memory block 1-1. Similarly, "0
When it is "1", the image memory block 1-2 is selected, when it is "10", the image memory block 1-3 is selected, and when "11" is input to the terminals B and A, the output terminal S is selected. Outputs to 3 and does not select any image memory block.
【００２３】行カウンタ５がＭ行をカウントして、マル
チプレクサ４に切換信号を出力すると、マルチプレクサ
４は、それまで、出力端子Ｙ0 〜Ｙ5 に、アドレス発生
回路２からの出力を出していたのを、未実装アドレス出
力回路３−１からの出力“１１００００”を出すように
切り換える。その時、デコーダ７の端子Ａ，Ｂに入力さ
れる値は、“１１”となるので、デコーダ７は、出力端
子Ｓ3 に出力を出し、どの画像メモリブロックも選択し
ない。When the row counter 5 counts M rows and outputs a switching signal to the multiplexer 4, the multiplexer 4 outputs the output from the address generating circuit 2 to the output terminals Y 0 to Y 5 until then. Are switched so that the output "110,000" from the unmounted address output circuit 3-1 is output. At that time, a value input terminal A of the decoder 7, the B, since the "11", the decoder 7, the circuit outputs to the output terminal S 3, which image memory blocks do not select.
【００２４】（第２実施例）図４は、本発明の第２実施
例におけるカウンタ部分を示す図である。図４におい
て、８はワードカウンタ、９はＯＲ回路である。この回
路は、図３の回路において、行カウンタ５の代わりに設
けられる。(Second Embodiment) FIG. 4 is a diagram showing a counter portion in a second embodiment of the present invention. In FIG. 4, 8 is a word counter and 9 is an OR circuit. This circuit is provided instead of the row counter 5 in the circuit of FIG.
【００２５】図５は、本発明の第２実施例の動作を説明
するための図である。図５において、Ａは、画像メモリ
に記憶されている１ページ分の画像データであり、Ｂ
は、画像データＡの内の各行先頭ワードからＮワード分
のデータである。今、このデータＢの部分が、読み出し
指定領域になっているものとする。FIG. 5 is a diagram for explaining the operation of the second embodiment of the present invention. In FIG. 5, A is the image data for one page stored in the image memory, and B is
Is data for N words from the first word of each row in the image data A. Now, it is assumed that the portion of the data B is the read designation area.
【００２６】図４及び図５を参照しながら、本発明の第
２実施例の画像メモリからデータを読み出す場合の動作
を説明する。まず、ワードカウンタ８の端子Ｄ0 〜Ｄ5
より、指定領域のワード数Ｎを入力し、ワードカウンタ
８の初期値を設定する。ワードカウンタ８への初期値の
設定を行う。その設定は、ＣＰＵから端子Ｄ0 〜Ｄ5 へ
指定領域の各行のワード数Ｎを与えると共に、カウンタ
初期値ライト信号ＷＲを、ＯＲ回路９を介して端子ＬＤ
に入力することにより行う。The operation of reading data from the image memory according to the second embodiment of the present invention will be described with reference to FIGS. First, the terminals D 0 to D 5 of the word counter 8
Then, the number N of words in the designated area is input and the initial value of the word counter 8 is set. The initial value is set in the word counter 8. In the setting, the number of words N in each row of the designated area is given from the CPU to the terminals D 0 to D 5 , and the counter initial value write signal WR is supplied to the terminal LD via the OR circuit 9.
By entering in.
【００２７】データが１ワード転送される毎に、端子Ｅ
Ｎにカウントパルスが入力され、ワードカウンタ８の値
が減少される。ワードカウンタ８の値が０になった時、
ワードカウンタ８からマルチプレクサ４（図３参照）
に、切換信号が出力される。Every time one word of data is transferred, the terminal E
A count pulse is input to N and the value of the word counter 8 is decreased. When the value of the word counter 8 becomes 0,
Word counter 8 to multiplexer 4 (see Figure 3)
Then, the switching signal is output.
【００２８】ワードカウンタ８から切換信号が与えられ
ると、マルチプレクサ４は、出力を切り換えて、未実装
アドレス出力回路３−１からの未実装アドレス信号を出
し、画像メモリのどの番地にもアクセスされない。した
がって、各行ともＮワード分読み出した後は、データ読
み出しは行われず、白データのみが出力される。ライン
同期信号ＬＳがＯＲ回路９に入力されると、ワードカウ
ンタ８は、再び端子Ｄ0 〜Ｄ5 より指定領域のワード数
Ｎが与えられ、初期値が設定される。以下同様の動作が
繰り返えされ、図５のデータＢが読み出される。画像メ
モリへデータを書き込む場合も、同様にして行われる。When the switching signal is given from the word counter 8, the multiplexer 4 switches the output and outputs the unmounted address signal from the unmounted address output circuit 3-1 so that no address of the image memory is accessed. Therefore, after reading N words for each row, data reading is not performed and only white data is output. When the line synchronization signal LS is input to the OR circuit 9, the word counter 8 is again given the number N of words in the designated area from the terminals D 0 to D 5 , and the initial value is set. The same operation is repeated thereafter, and the data B in FIG. 5 is read. The same applies when writing data to the image memory.
【００２９】（第３実施例）図６は、本発明の第３実施
例におけるカウンタ部分を示す図である。符号は、図
３，図４のものに対応し、１０はＯＲ回路である。この
実施例は、図３のものにおける行カウンタ５の出力と、
図４に示されるワードカウンタ８の出力のＯＲを取っ
て、図３のものにおけるマルチプレクサ４の切換信号と
するものである。(Third Embodiment) FIG. 6 is a diagram showing a counter portion in the third embodiment of the present invention. Reference numerals correspond to those in FIGS. 3 and 4, and 10 is an OR circuit. In this embodiment, the output of the row counter 5 shown in FIG.
The OR of the output of the word counter 8 shown in FIG. 4 is taken as the switching signal of the multiplexer 4 in FIG.
【００３０】図７は、本発明の第３実施例の動作を説明
するための図である。図７において、Ａは、画像メモリ
に記憶されている１ページ分の画像データであり、Ｂ
は、画像データＡの内の各行先頭ワードからＮワード
で、且つ先頭行からＭ行の範囲内にある画像データであ
る。今、このデータＢの部分が、読み出し指定領域にな
っているものとする。FIG. 7 is a diagram for explaining the operation of the third embodiment of the present invention. In FIG. 7, A is the image data for one page stored in the image memory, and B is the image data.
Is image data in the range from the first word to the Nth word in each row of the image data A and within the range from the first row to the Mth row. Now, it is assumed that the portion of the data B is the read designation area.
【００３１】この実施例によれば、各行Ｎワード読み出
す毎にワードカウンタ８からマルチプレクサ４（図３参
照）に対して、切り換え信号が出力され、それがＭ行分
行われると、行カウンタ５からマルチプレクサ４に対し
て、切換信号が出力される。その結果、図７のデータＢ
が読み出され、それ以外は、白データが出力される。According to this embodiment, the switching signal is output from the word counter 8 to the multiplexer 4 (see FIG. 3) every time N words in each row are read, and when this is performed for M rows, the row counter 5 outputs the switching signal. A switching signal is output to the switch 4. As a result, data B in FIG.
Is read out, and otherwise, white data is output.
【００３２】なお、以上の実施例における未実装アドレ
ス出力回路３は、それぞれの端子を電源に接続するか、
アースに接続するかで出力が固定されていた。しかし、
出力が固定されたそのような回路の代わりに、書き換え
可能なレジスタを未実装アドレス出力回路３に用いるこ
ともできる。The unimplemented address output circuit 3 in the above-mentioned embodiment is connected to the power source at each terminal,
The output was fixed by connecting to the ground. But,
A rewritable register can be used for the unmounted address output circuit 3 instead of such a circuit having a fixed output.
【００３３】（第４実施例）図８は、本発明の第４実施
例における未実装アドレス出力回路を示す図である。図
８において、３−２は未実装アドレス出力回路である。
この未実装アドレス出力回路３−２は、各アドレス線に
対応させて設けたレジスタより成っており、その値は、
ＣＰＵにより書き換え可能になっている。このように、
図３の画像処理装置における未実装アドレス出力回路３
−１の代わりに、書き換え可能な未実装アドレス出力回
路３−２を用いれば、画像メモリブロックの増設等によ
り、メモリ未実装アドレスの値が変更された時にも対応
できる。(Fourth Embodiment) FIG. 8 is a diagram showing an unmounted address output circuit in a fourth embodiment of the present invention. In FIG. 8, 3-2 is an unmounted address output circuit.
The unmounted address output circuit 3-2 is composed of a register provided corresponding to each address line, and its value is
It is rewritable by the CPU. in this way,
Unmounted address output circuit 3 in the image processing apparatus of FIG.
If a rewritable unmounted address output circuit 3-2 is used instead of -1, it is possible to deal with the case where the value of the memory unmounted address is changed due to the addition of an image memory block or the like.
【００３４】[0034]
【発明の効果】以上述べた如く、本発明の画像処理装置
によれば、 画像メモリのある指定領域から画像データ
を読み出す際に、アドレス信号は、行数やワード数が、
該指定領域に対応した値である時は、アドレス発生回路
から与え、カウンタでカウントした行数やワード数が該
指定領域の外の部分に対応した値になった時には、アド
レス出力源を、アドレス発生回路から未実装アドレス出
力回路に切り換えるだけで、指定領域だけのデータを読
み出すことができる。また、画像メモリの指定領域にデ
ータを書込む際にも、同様に、行数やワード数をカウン
トし、そのカウント値に応じて、アドレス出力源を、ア
ドレス発生回路または未実装アドレス出力回路を使用す
ることにより、指定領域だけにデータを書込むことがで
きる。その結果、読み出し動作中や書き込み動作中に、
ＣＰＵが制御用プログラムを実行する必要がないので、
高速処理が可能となった。As described above, according to the image processing apparatus of the present invention, when the image data is read out from the specified area of the image memory, the address signal indicates the number of rows and the number of words.
When it is a value corresponding to the specified area, it is given from the address generation circuit, and when the number of lines or words counted by the counter reaches a value corresponding to a portion outside the specified area, the address output source is set to the address. Only by switching from the generation circuit to the unmounted address output circuit, the data in the designated area can be read. Similarly, when writing data to a specified area of the image memory, the number of rows or words is counted, and the address output source is set to the address generation circuit or the unmounted address output circuit according to the count value. By using it, data can be written only in the specified area. As a result, during read and write operations,
Since the CPU does not need to execute the control program,
High-speed processing has become possible.
【図１】 本発明の第１実施例の概要を示すブロック図FIG. 1 is a block diagram showing an outline of a first embodiment of the present invention.
【図２】 本発明の第１実施例の動作を説明するための
図FIG. 2 is a diagram for explaining the operation of the first embodiment of the present invention.
【図３】 本発明の第１実施例の具体例を示す図FIG. 3 is a diagram showing a specific example of the first embodiment of the present invention.
【図４】 本発明の第２実施例におけるカウンタ部分を
示す図FIG. 4 is a diagram showing a counter portion in a second embodiment of the present invention.
【図５】 本発明の第２実施例の動作を説明するための
図FIG. 5 is a diagram for explaining the operation of the second embodiment of the present invention.
【図６】 本発明の第３実施例におけるカウンタ部分を
示す図FIG. 6 is a diagram showing a counter portion in a third embodiment of the present invention.
【図７】 本発明の第３実施例の動作を説明するための
図FIG. 7 is a diagram for explaining the operation of the third embodiment of the present invention.
【図８】 本発明の第４実施例における未実装アドレス
出力回路を示す図FIG. 8 is a diagram showing an unmounted address output circuit according to a fourth embodiment of the present invention.
【図９】 従来の画像処理装置の概要を示すブロック図FIG. 9 is a block diagram showing an outline of a conventional image processing apparatus.
１…画像メモリ、１−１〜１−３…画像メモリブロッ
ク、２…アドレス発生回路、３，３−１，３−２…未実
装アドレス出力回路、４…マルチプレクサ、５…行カウ
ンタ、６…イメージバス、７…デコーダ、８…ワードカ
ウンタ、９，１０…ＯＲ回路、２０…画像読取装置、３
０…画像記録装置、４０…ＣＰＵDESCRIPTION OF SYMBOLS 1 ... Image memory, 1-1 to 1-3 ... Image memory block, 2 ... Address generation circuit, 3, 3-1 and 3-2 ... Unmounted address output circuit, 4 ... Multiplexer, 5 ... Row counter, 6 ... Image bus, 7 ... Decoder, 8 ... Word counter, 9, 10 ... OR circuit, 20 ... Image reading device, 3
0 ... Image recording device, 40 ... CPU
Claims (5)
信号を出力するアドレス発生手段と、上記画像メモリに
アクセスした行数を計数するカウンタと、上記画像メモ
リのメモリ未実装領域のアドレスを出力する未実装アド
レス出力手段と、上記カウンタのカウント値が所定値に
達した時、アドレス出力源を、上記アドレス発生手段か
ら未実装アドレス出力手段に切り換える切換手段とを具
えることを特徴とする画像処理装置。1. An image memory, address generating means for outputting an address signal of the image memory, a counter for counting the number of rows that have accessed the image memory, and an address for a memory unmounted area of the image memory. Image processing characterized by comprising unmounted address output means and switching means for switching the address output source from the address generation means to unmounted address output means when the count value of the counter reaches a predetermined value. apparatus.
信号を出力するアドレス発生手段と、各行毎に、上記画
像メモリにアクセスしたワード数を計数するカウンタ
と、上記画像メモリのメモリ未実装領域のアドレスを出
力する未実装アドレス出力手段と、上記カウンタのカウ
ント値が所定値に達した時、アドレス出力源を、上記ア
ドレス発生手段から未実装アドレス出力手段に切り換え
る切換手段とを具えることを特徴とする画像処理装置。2. An image memory, an address generating means for outputting an address signal of the image memory, a counter for counting the number of words accessing the image memory for each row, and a memory unmounted area of the image memory. An unmounted address output means for outputting an address, and a switching means for switching the address output source from the address generation means to the unmounted address output means when the count value of the counter reaches a predetermined value. Image processing device.
信号を出力するアドレス発生手段と、該画像メモリにア
クセスした行数を計数する第１のカウンタと、各行毎
に、上記画像メモリにアクセスしたワード数を計数する
第２のカウンタと、該画像メモリのメモリ未実装領域の
アドレスを出力する未実装アドレス出力手段と、上記第
１及び第２のカウンタの内、少なくとも一方のカウント
値が所定値に達した時、アドレス出力源を、上記アドレ
ス発生手段から未実装アドレス出力手段に切り換える切
換手段とを具えることを特徴とする画像処理装置。3. An image memory, an address generating means for outputting an address signal of the image memory, a first counter for counting the number of rows that have accessed the image memory, and the image memory for each row. A second counter that counts the number of words, an unmounted address output unit that outputs an address of a memory unmounted area of the image memory, and a count value of at least one of the first and second counters is a predetermined value. The image processing apparatus further comprises switching means for switching the address output source from the address generating means to the unimplemented address output means when the address is reached.
続した端子と、アースに接続した端子とを組み合わせて
用いたことを特徴とする請求項１，請求項２または請求
項３記載の画像処理装置。4. The image processing according to claim 1, wherein the unmounted address output means is a combination of a terminal connected to a power source and a terminal connected to ground. apparatus.
能なレジスタを用いたことを特徴とする請求項１，請求
項２または請求項３記載の画像処理装置。5. The image processing apparatus according to claim 1, wherein a rewritable register is used as the unmounted address output means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17905992A JP3166323B2 (en) | 1992-06-12 | 1992-06-12 | Image processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17905992A JP3166323B2 (en) | 1992-06-12 | 1992-06-12 | Image processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347696A true JPH05347696A (en) | 1993-12-27 |
| JP3166323B2 JP3166323B2 (en) | 2001-05-14 |
Family
ID=16059397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17905992A Expired - Fee Related JP3166323B2 (en) | 1992-06-12 | 1992-06-12 | Image processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166323B2 (en) |
-
1992
- 1992-06-12 JP JP17905992A patent/JP3166323B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3166323B2 (en) | 2001-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5585863A (en) | Memory organizing and addressing method for digital video images | |
| JP2539012B2 (en) | Memory card | |
| EP0134968B1 (en) | Memory access system in a computer accommodating an add-on memory | |
| JPS6113268B2 (en) | ||
| JPH033254B2 (en) | ||
| JPH05347696A (en) | Image processing unit | |
| JPH0353363A (en) | Bus architecture converting circuit | |
| US5530818A (en) | Semiconductor integrated circuit device for optionally selecting the correspondence between a chip-select signal and address space | |
| US5566131A (en) | Memory circuit for display apparatus | |
| JPH06208539A (en) | High-speed data transfer system | |
| JP3031581B2 (en) | Random access memory and information processing device | |
| KR900003148B1 (en) | Monitor interface system for storing image data transiently | |
| JPH0516452A (en) | Printer | |
| JPS61246848A (en) | Operation hysteresis storage circuit | |
| JPS6346630B2 (en) | ||
| JPS60162287A (en) | Access processor for image memory | |
| JPS61184587A (en) | Image display controller | |
| JPH0553923A (en) | Main storage device control circuit | |
| JPH06348589A (en) | Memory controller | |
| JPS60202478A (en) | Character graphic display unit | |
| JPS6022381B2 (en) | Memory address control method | |
| JPH05128047A (en) | Address control memory | |
| JPH05128327A (en) | Ic card | |
| JPS61176972A (en) | Image display unit | |
| JPH09146832A (en) | Memory controller |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |