JPS61176972A - Image display unit - Google Patents

Image display unit

Info

Publication number
JPS61176972A
JPS61176972A JP60016985A JP1698585A JPS61176972A JP S61176972 A JPS61176972 A JP S61176972A JP 60016985 A JP60016985 A JP 60016985A JP 1698585 A JP1698585 A JP 1698585A JP S61176972 A JPS61176972 A JP S61176972A
Authority
JP
Japan
Prior art keywords
bitmap memory
cycle
image data
address
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60016985A
Other languages
Japanese (ja)
Inventor
誠 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP60016985A priority Critical patent/JPS61176972A/en
Publication of JPS61176972A publication Critical patent/JPS61176972A/en
Pending legal-status Critical Current

Links

Landscapes

  • Controls And Circuits For Display Device (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 [発明の技術分野1 本発明は、ビットマツプメモリを有する画像表示装置に
関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention 1] The present invention relates to an image display device having a bitmap memory.

[発明の技術的背景] 近年、計算機によるデータ処理量の増大に伴い、画像表
示装置の容量の増大化、および表示と描画の高速化の要
望が高まりつつある。
[Technical Background of the Invention] In recent years, as the amount of data processed by computers has increased, there has been a growing demand for increased capacity of image display devices and for faster display and drawing.

ところで一般にグラフィック処理およびイメージ処理を
行なう画像表示装置は、各ビットが画面の1ドツトに対
応するようにされたビットマツプメモリを備えている。
Generally, image display devices that perform graphic processing and image processing are equipped with a bitmap memory in which each bit corresponds to one dot on the screen.

第3図はビットマツプメモリを備えた一般的な画像表示
装置の構成を示すブロック図である。
FIG. 3 is a block diagram showing the configuration of a general image display device equipped with a bitmap memory.

同図において1はアドレスバス2およびデータバス3を
通してビットマツプメモリに直接画像データを書込む一
方、CRTコントローラ(後述)や描画素子(後述)に
対して所定のパラメータ信号を送出するCPU、4は各
ビットが画面の1ドツトに対応し、いわゆるR/Wクロ
ックにより描画サイクルと表示サイクルとが指定されて
画像データの描画および表示続出が行なわれるビットマ
ツプメモリ、5はビットマツプメモリ4が表示サイクル
になったとき、アドレスバス2に表示アドレス信号を出
力するCRTコントローラ、6はビットマツプメモリ4
に描画すべき画像データおよびそのアドレス信号を出力
するグラフィックコントローラ等の描画素子、7はピッ
トマツプメモリリ4の各ビットに対応したドツトマトリ
ックスを有するCRTを示している。
In the figure, a CPU 1 writes image data directly to the bitmap memory through an address bus 2 and a data bus 3, and a CPU 4 sends predetermined parameter signals to a CRT controller (described later) and a drawing element (described later). A bitmap memory in which each bit corresponds to one dot on the screen, and a so-called R/W clock specifies a drawing cycle and a display cycle to continuously draw and display image data; 5 is a bitmap memory 4 in which the display cycle is 6 is a bitmap memory 4 which outputs a display address signal to address bus 2 when
A drawing element such as a graphic controller outputs image data to be drawn and its address signal, and numeral 7 indicates a CRT having a dot matrix corresponding to each bit of the pit map memory 4.

第4図は第3図のように構成された画像表示装置の各部
の動作サイクルを示ずタイムチャートであり、図中(a
)は描画素子6のクロック、(b)は描画素子6の入出
力データ、(C)はビットマツプメモリ4の動作サイク
ルを示している。なお(b)においてXは描画アドレス
信号、Yはビットマツプメモリ4から読出された画像デ
ータ、2は読出された画像データを修飾して得られるモ
ディファイデータ、Wはビットマツプメモリ4へのデー
タの書込みを示している。
FIG. 4 is a time chart that does not show the operation cycle of each part of the image display device configured as shown in FIG.
) shows the clock of the drawing element 6, (b) shows the input/output data of the drawing element 6, and (C) shows the operation cycle of the bitmap memory 4. In (b), X is the drawing address signal, Y is the image data read from the bitmap memory 4, 2 is the modify data obtained by modifying the read image data, and W is the data input to the bitmap memory 4. Indicates writing.

そして(C)において、ビットマツプメモリ4の動作サ
イクルは書込まれている画像データをCRT7に出力す
る表示サイクルPと、画像データがモディファイされて
書込まれる描画サイクルQとに分かれている。
In (C), the operation cycle of the bitmap memory 4 is divided into a display cycle P in which written image data is output to the CRT 7, and a drawing cycle Q in which the image data is modified and written.

ところで描画素子6がビットマツプメモリ4に画像デー
タを描画する際には、描画アドレス信号の出力、既に書
込まれている画像データの読出し、画像データのモディ
ファイ(修飾)、その書込み、といった4つの動作(b
 1.: # ケルX −e Y −) Z −Wに対
応)が必要になるが、従来の装置はこの動作サイクル1
回に対して、ビットマツプメモリ4の表示サイクルPと
描画サイクルQとをそれぞれ2回ずつ費やしていたので
、データの処理速度が低いという問題があった。
By the way, when the drawing element 6 draws image data on the bitmap memory 4, it performs four steps: outputting a drawing address signal, reading already written image data, modifying the image data, and writing it. Action (b
1. : # Kel X -e Y -) Z -W), but conventional devices do
Since the display cycle P and the drawing cycle Q of the bitmap memory 4 are required twice for each time, there is a problem that the data processing speed is low.

[発明の目的] 本発明は、このような事情によりなされたもので、画像
データのビットマツプメモリへの描画を描画サイクルご
とに可能とした、高速処理の画像表示装置の提供を目的
としている。
[Object of the Invention] The present invention was made in view of the above-mentioned circumstances, and an object of the present invention is to provide a high-speed processing image display device that enables drawing of image data to a bitmap memory in each drawing cycle.

し発明のm要] すなわち本発明の画像表示装置は、所定の指示信号によ
り描画サイクルと表示サイクルとが指定されて画像デー
タの描画および読出が行なわれるビットマツプメモリと
、このビットマツプメモリに出力すべき描画アドレス信
号を発生すると共に前記ビットマツプメモリの画像デー
タをモディファイする描画素子と、前記ビットマツプメ
モリに続出アドレス信号を出力する読出制御素子と、前
記ビットマツプメモリが描画サイクルになっている間、
前記描画素子から出力される描画アドレス信号を前記ビ
ットマツプメモリのアドレスバスに出力する論理素子と
、各部を制御する制御素子とを有し、前記描画アドレス
信号が前記ビットマツプメモリに出力されている間に前
記描画素子が前記ビットマツプメモリの画像データをモ
ディファイするように構成されていることを特徴として
いる。
Summary of the Invention] In other words, the image display device of the present invention includes a bitmap memory in which a drawing cycle and a display cycle are specified by a predetermined instruction signal and image data is drawn and read, and an output signal to the bitmap memory. a drawing element that generates a drawing address signal to be drawn and also modifies image data in the bitmap memory; a read control element that outputs successive address signals to the bitmap memory; and a drawing cycle of the bitmap memory. while,
It has a logic element that outputs a drawing address signal output from the drawing element to an address bus of the bitmap memory, and a control element that controls each part, and the drawing address signal is output to the bitmap memory. The image forming apparatus is characterized in that the drawing element is configured to modify the image data in the bitmap memory in between.

[発明の実施例] 以下、本発明の実施例の詳細を図面に基づいて説明する
[Embodiments of the Invention] Hereinafter, details of embodiments of the present invention will be described based on the drawings.

第1図は本発明の一実施例の構成を示すブロック図であ
り、先に述べた第3図と共通する部分には共通の符号が
付されている。
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and parts common to those in FIG. 3 described above are given the same reference numerals.

同図において1はアドレスバス2およびデータバス3を
通してビットマツプメモリに直接両会データを書込む一
方、CRTコントローラや描画素子に対して所定のパラ
メータ信号を送出するCPU、4は各ビットが画面の1
ドツトに対応し、いわゆるR/Wクロックにより描画サ
イクルと表示サイクルとが指定されて画像データの描画
および表示続出が行なわれるビットマツプメモリ、5は
ビットマツプメモリ4が表示サイクルになったとき、ア
ドレスバス2に表示アドレス信号を出力するCRTコン
トローラ、6はビットマツプメモリ4に描画すべき画像
データおよびそのアドレス信号を出力するグラフィック
コント0−ラ等の描画素子、7はビットマツプメモリ4
の各ビットに対応したドツトマトリックスを有するCR
Tを示している。
In the figure, 1 is a CPU that directly writes data into the bitmap memory through an address bus 2 and a data bus 3, while also sending predetermined parameter signals to the CRT controller and drawing elements. 1
A bitmap memory corresponds to a dot and a drawing cycle and a display cycle are specified by a so-called R/W clock, and image data is continuously drawn and displayed. 5 is an address when the bitmap memory 4 enters a display cycle. A CRT controller outputs a display address signal to the bus 2; 6 is a drawing element such as a graphic controller 0-1 that outputs image data to be drawn to the bitmap memory 4 and its address signal; 7 is a drawing element such as a bitmap memory 4;
CR having a dot matrix corresponding to each bit of
It shows T.

そして8はビットマツプメモリ4が描画サイクルになっ
た時点で、描画素子6から出力された描画アドレス信号
をビットマツプメモリ4に出力するゲート、9はcpu
 iに接続されたアドレスバス2およびデータバス3と
ビットマツプメモリ4のアドレスバスとデータバスとを
切替え接続するバスアービタを示している。
8 is a gate that outputs the drawing address signal output from the drawing element 6 to the bitmap memory 4 when the bitmap memory 4 enters a drawing cycle; 9 is a CPU
3 shows a bus arbiter that switches and connects the address bus 2 and data bus 3 connected to the address bus 2 and the data bus 3 of the bitmap memory 4.

次に第1図に示した回路の動作を第2図に示したタイム
チャートに基づいて説明する。
Next, the operation of the circuit shown in FIG. 1 will be explained based on the time chart shown in FIG.

第2図において(a)は描画素子6のクロックt1、t
2、・・・、(b)はCRTコントローラ5の出力する
表示アドレス、(C)は描画素子6の出力する描画アド
レス、(d)はゲート7から出力されるアドレス、(e
)は描画素子6の入出力データ、(f)はビットマツプ
メモリ4の動作サイクルを示している。
In FIG. 2, (a) shows the clocks t1 and t of the drawing element 6.
2,..., (b) is the display address output from the CRT controller 5, (C) is the drawing address output from the drawing element 6, (d) is the address output from the gate 7, (e
) shows the input/output data of the drawing element 6, and (f) shows the operation cycle of the bitmap memory 4.

なお(b)においてAは表示アドレス、(C)において
Bは描画アドレス、(e)においてYはビットマツプメ
モリ4から読出された画像データ、2は読出された画像
データをモディファイ(修飾)して得られるモディファ
イデータ、Wはビットマツプメモリ4へのデータの書込
みを示している。
In (b), A is the display address, in (C), B is the drawing address, in (e), Y is the image data read from the bitmap memory 4, and 2 is the modified image data read out. The obtained modify data W indicates writing of data to the bitmap memory 4.

そして(f)に示したように、ビットマツプメモリ4の
動作サイクルは、書込まれている画像データをCRT7
に出力する表示υイクルPと、画像データがモディファ
イされて書込まれる描画サイクルQとに分かれ、さらに
描画サイクルQは表示サイクルPよりも長くされている
As shown in (f), the operation cycle of the bitmap memory 4 transfers the written image data to the CRT 7.
The display cycle P is divided into a display cycle P in which the image data is output, and a drawing cycle Q in which the image data is modified and written, and the drawing cycle Q is longer than the display cycle P.

以下、本実施例の装置の動作について説明する。The operation of the apparatus of this embodiment will be explained below.

まず、ビットマツプメモリ4の動作サイクルが表示サイ
クルPになった時点で(第2図f)、アドレスバス2上
にCRTコントローラ5から表示アドレスAが出力され
(第2図b)、CRT7上に画像データが表示される。
First, when the operation cycle of the bitmap memory 4 reaches the display cycle P (FIG. 2f), the display address A is output from the CRT controller 5 onto the address bus 2 (FIG. 2b), and the display address A is output onto the CRT 7. Image data is displayed.

一方、描画素子6はビットマツプメモリ4の表示サイク
ルPの開始と同時に起動がかかり、描画アドレスBを出
力する(第2図C)。この描画アドレスBはゲート8に
入力され、ビットマツプメモリ4の表示サイクルPが終
了し、描画サイクルQが開始された時点で、アドレスB
′としてビットマツプメモリのアドレスバス上に出力さ
れる(第2図d)。
On the other hand, the drawing element 6 is activated at the same time as the display cycle P of the bitmap memory 4 starts, and outputs the drawing address B (FIG. 2C). This drawing address B is input to the gate 8, and when the display cycle P of the bitmap memory 4 ends and the drawing cycle Q starts, the address B
' on the address bus of the bitmap memory (FIG. 2d).

そして描画サイクルQの間は、描画素子6がビットマツ
プメモリ4のアドレスB′の画像データをクロックt2
のタイミングで読出し、クロックt3のタイミングで修
飾し、クロックt4のタイミングで再び棗込む(eにお
けるY−4Z−4Wに対応)。
During the drawing cycle Q, the drawing element 6 transfers the image data at the address B' of the bitmap memory 4 to the clock t2.
It is read out at the timing of , modified at the timing of clock t3, and re-entered at the timing of clock t4 (corresponding to Y-4Z-4W in e).

しかして本実施例の装置では、このようなビットマツプ
メモリ4の、表示サイクルP1描画サイクルQの繰り返
しにより、グラフィック処理およびイメージ処理を行な
うが、描画素子から出力される画像データは1回の描画
サイクルでビットマツプメモリに書込まれるので、画像
処理の速度を高めることが可能になる。   。
However, in the device of this embodiment, graphic processing and image processing are performed by repeating the display cycle P1 and the drawing cycle Q in the bitmap memory 4, but the image data output from the drawing element is Since the data is written to the bitmap memory in cycles, it is possible to increase the speed of image processing. .

[発明の効果] 以上説明したように本発明の画像表示装置は、所定の指
示信号により描画サイクルと表示サイクルとが指定され
て画像データの描画および続出が行なわれるビットマツ
プメモリと、このビットマツプメモリに出力すべき描画
アドレス信号を発生すると共にビットマツプメモリの画
像データをモディファイする描画素子と、ビットマツプ
メモリに読出アドレス信号を出力する読出制御素子と、
ビットマツプメモリが描画サイクルになっている間、描
画素子から出力される描画アドレス信号をビットマツプ
メモリのアドレスバスに出力する論即素子と、各部を制
御する制御素子とを有し、描画アドレス信号がビットマ
ツプメモリに出力されている間に描画素子がビットマツ
プメモリの画像データをモディファイするように構成さ
れているので、ビットマツプメモリに対する画像データ
の書込みを1回の描画サイクルで行なうことができ、デ
ータの高速処理が可能である。
[Effects of the Invention] As explained above, the image display device of the present invention includes a bitmap memory in which a drawing cycle and a display cycle are designated by a predetermined instruction signal and image data is drawn and successively outputted, and this bitmap memory. a drawing element that generates a drawing address signal to be output to the memory and modifies image data in the bitmap memory; a read control element that outputs a read address signal to the bitmap memory;
While the bitmap memory is in a drawing cycle, it has a logical element that outputs the drawing address signal output from the drawing element to the address bus of the bitmap memory, and a control element that controls each part, and outputs the drawing address signal output from the drawing element to the address bus of the bitmap memory. Since the drawing element is configured to modify the image data in the bitmap memory while the image data is being output to the bitmap memory, image data can be written to the bitmap memory in one drawing cycle. , high-speed data processing is possible.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例の構成を示すブロック図、第
2図は第1図の各部における動作サイクルを示すタイム
チャート、第3図は従来の画像表水装置の構成を示すブ
ロック図、第4図は第3図の各部の動作サイクルを示す
タイムチャートである。 1・・・・・・CPU 2・・・・・・アドレスバス 3・・・・・・データバス 4・・・・・・ビットマツプメモリ 5・・・・・・CRTコントローラ 6・・・・・・描画素子 7・・・・・・CRT 8・・・・・・ゲート 9・・・・・・バスアービタ t・・・・・・(描画素子の)クロックA・・・・・・
表示アドレス B・・・・・・描画アドレス B′・・・ゲートの出力データ Y・・・・・・(ビットマツプメモリの)続出しデータ Z・・・・・・モディファイデータ P・・・・・・表示サイクル Q・・・・・・描画サイクル 代理人弁理士   須 山 佐 − 第1図 第2図
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a time chart showing the operation cycle of each part in FIG. 1, and FIG. 3 is a block diagram showing the configuration of a conventional image water surface device. , FIG. 4 is a time chart showing the operation cycle of each part of FIG. 3. 1... CPU 2... Address bus 3... Data bus 4... Bit map memory 5... CRT controller 6... ...Drawing element 7...CRT 8...Gate 9...Bus arbiter t...(Drawing element) clock A...
Display address B...Drawing address B'...Gate output data Y...Continuation data (of bitmap memory) Z...Modify data P... ...Display cycle Q...Drawing cycle Representative Patent Attorney Sasu Suyama - Figure 1 Figure 2

Claims (2)

【特許請求の範囲】[Claims] (1)所定の指示信号により描画サイクルと表示サイク
ルとが指定されて画像データの描画および読出が行なわ
れるビットマップメモリと、このビットマップメモリに
出力すべき描画アドレス信号を発生すると共に前記ビッ
トマップメモリの画像データをモディファイする描画素
子と、前記ビットマップメモリに読出アドレス信号を出
力する読出制御素子と、前記ビットマップメモリが描画
サイクルになっている間、前記描画素子から出力される
描画アドレス信号を前記ビットマップメモリのアドレス
バスに出力する論理素子と、各部を制御する制御素子と
を有し、前記描画アドレス信号が前記ビットマップメモ
リに出力されている間に前記描画素子が前記ビットマッ
プメモリの画像データをモディファイするように構成さ
れていることを特徴とする画像表示装置。
(1) A bitmap memory in which a drawing cycle and a display cycle are specified by a predetermined instruction signal to draw and read image data, and a bitmap memory that generates a drawing address signal to be output to this bitmap memory and the bitmap memory. A drawing element that modifies image data in a memory, a read control element that outputs a read address signal to the bitmap memory, and a drawing address signal that is output from the drawing element while the bitmap memory is in a drawing cycle. a logic element that outputs a signal to an address bus of the bitmap memory, and a control element that controls each part, and while the drawing address signal is being output to the bitmap memory, the drawing element controls the bitmap memory. An image display device configured to modify image data of.
(2)ビットマップメモリの描画サイクルが、その表示
すイクルよりも長くされている特許請求の範囲第1項記
載の画像表示装置。
(2) The image display device according to claim 1, wherein the drawing cycle of the bitmap memory is longer than the display cycle.
JP60016985A 1985-01-31 1985-01-31 Image display unit Pending JPS61176972A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60016985A JPS61176972A (en) 1985-01-31 1985-01-31 Image display unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60016985A JPS61176972A (en) 1985-01-31 1985-01-31 Image display unit

Publications (1)

Publication Number Publication Date
JPS61176972A true JPS61176972A (en) 1986-08-08

Family

ID=11931334

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60016985A Pending JPS61176972A (en) 1985-01-31 1985-01-31 Image display unit

Country Status (1)

Country Link
JP (1) JPS61176972A (en)

Similar Documents

Publication Publication Date Title
KR19980015209A (en) A DMA DATA TRANSFERRING METHOD USING A PRE-LOADING OF DMA INSTRUCTION USING PRE-
JP2735173B2 (en) One-chip memory device
JPS61176972A (en) Image display unit
JP2828643B2 (en) Straight line drawing device
JPS62173526A (en) Page buffer control system
JP2605656B2 (en) One-chip memory device
JPH08129376A (en) One-chip memory device
JP2591515B2 (en) One-chip memory device
JP3191468B2 (en) Video display memory integrated circuit
JP3166323B2 (en) Image processing device
JP3039554B2 (en) Memory access circuit and output device
JPH0516452A (en) Printer
KR0125586B1 (en) Image buffer clear apparatus of a laser printer
JPS617769A (en) Image memory write control system
JPS6150190A (en) Fast bit map developing apparatus
JPH02288919A (en) Memory device
JPH0927042A (en) Graphic processor
JPS6175388A (en) Display processor
JPH05225348A (en) Drawing processor
JPH05108039A (en) Crt display device
JPH0239383A (en) Image processor
JPH03105438A (en) Memory control method
JPS60173587A (en) Data processor
JPS6165292A (en) Graphic display unit
JPH0432592B2 (en)