JPS63221653A - Ｉｃパツケ−ジ - Google Patents
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- JPS63221653A JPS63221653A JP5503387A JP5503387A JPS63221653A JP S63221653 A JPS63221653 A JP S63221653A JP 5503387 A JP5503387 A JP 5503387A JP 5503387 A JP5503387 A JP 5503387A JP S63221653 A JPS63221653 A JP S63221653A
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- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
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- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（７）技術分野
この発明は、高密度実装を可能にした超多ピンＩＣ用パ
ッケージに関する。
ッケージに関する。
ＩＣの高集積化、高密度化は近年著しい。
従来、最も頻繁に使われているＩＣパッケージは、プラ
スチックのＤＩＰＩＣパッケージる。これは、細長いパ
ッケージで、２長辺に沿ってＩＪ−ドが等間隔に設けら
れている。リードの間隔には規格がある。ピン数は一般
に８以上であるが、４０〜４８ ピンのものも作られる
。
スチックのＤＩＰＩＣパッケージる。これは、細長いパ
ッケージで、２長辺に沿ってＩＪ−ドが等間隔に設けら
れている。リードの間隔には規格がある。ピン数は一般
に８以上であるが、４０〜４８ ピンのものも作られる
。
ＤＩＰＩＣパッケージ、ピンのピッチに制限があり、２
方向にしかピンを設けられないので、４０〜４８ピン以
上にピン数を増す事ができない。
方向にしかピンを設けられないので、４０〜４８ピン以
上にピン数を増す事ができない。
プラスチックフラットパックＩＣでは１６０ ｐｉｎ程
度まである。
度まである。
しかし、ＩＧの高集積度化が進むと、より多いピン数の
パッケージが要求されるようになる。しかも信頼性をよ
り高くするために気密封止する事を必要とする。
パッケージが要求されるようになる。しかも信頼性をよ
り高くするために気密封止する事を必要とする。
たとえば６８ 、１３２ 、２２０ピンなどの多ピンの
ＩＣパッケージが要求される。
ＩＣパッケージが要求される。
最近では、４４０ピン以上の気密封止されたＩＣパッケ
ージも要望されている。このような超多ピンＩＣパッケ
ージを作るには特別の工夫が要求される。
ージも要望されている。このような超多ピンＩＣパッケ
ージを作るには特別の工夫が要求される。
（イ）従来技術
超多ピンＩＣを求める要求に対して、現在、信頼性の高
いものとして（１）ガラス封止型Ｃｅｒ Ｑｕａｄパッ
ケージと（１１） Ｐ Ｇ Ａパッケージと呼ばれるも
のが製造市販されている。
いものとして（１）ガラス封止型Ｃｅｒ Ｑｕａｄパッ
ケージと（１１） Ｐ Ｇ Ａパッケージと呼ばれるも
のが製造市販されている。
（１） ガラス封止型Ｃｅｒ Ｑｕａｄパッケージ第
６図に縦断面図を示す。正方形のセラミックパッケージ
であって、四辺に鉄ニッケルリードフレームが低融点ガ
ラスによって封止されている。
６図に縦断面図を示す。正方形のセラミックパッケージ
であって、四辺に鉄ニッケルリードフレームが低融点ガ
ラスによって封止されている。
リードフレームは、パッケージの外ζこある部分と、低
融点ガラスで封止されている中間部分と、キャビティの
中へ延びている内実部分とがある。
融点ガラスで封止されている中間部分と、キャビティの
中へ延びている内実部分とがある。
リードフレームは外部分、中間部分、内実部分を通じて
一体となっている。キャビティの中へＩＣチップをＡｕ
−Ｓ ｉ又はガラスペーストで固定する。ＩＣチップ
の電極パターンとリードフレームの内実部分のＡｌ被覆
部をＡｌワイヤでワイヤボンディングする。
一体となっている。キャビティの中へＩＣチップをＡｕ
−Ｓ ｉ又はガラスペーストで固定する。ＩＣチップ
の電極パターンとリードフレームの内実部分のＡｌ被覆
部をＡｌワイヤでワイヤボンディングする。
リードフレームは一体となっているが、直線ではない。
ＩＣパッケージの中で折曲り、内実部分では狭いピッチ
となっている。
となっている。
たとえば、キャビティの内辺の寸法を１１鰭とする。パ
ッケージの外辺の寸法は、この２倍以上となっているの
が一般である。
ッケージの外辺の寸法は、この２倍以上となっているの
が一般である。
そうすると、リードフレームは内実部分で平行、外部分
でも平行であるが、ピッチが異なることになる。リード
フレーム板厚０．１【ならリードフレームの幅は最小値
を０．１ｍｍとする事ができるが、そうすると、リード
フレームのピッチは０．２ ｗｍという事になる。キャ
ビティの内辺に突き出た部分は、ｌｌｍＸ１１ｍの寸法
であるとするとリードフレームのピッチが０．２ ｍで
あれば、１辺あたり、５５ピンしか並べる事ができない
。そうすると４辺に同等のリードフレームを並べたとし
て、２２０ピンしかできないことになる。
でも平行であるが、ピッチが異なることになる。リード
フレーム板厚０．１【ならリードフレームの幅は最小値
を０．１ｍｍとする事ができるが、そうすると、リード
フレームのピッチは０．２ ｗｍという事になる。キャ
ビティの内辺に突き出た部分は、ｌｌｍＸ１１ｍの寸法
であるとするとリードフレームのピッチが０．２ ｍで
あれば、１辺あたり、５５ピンしか並べる事ができない
。そうすると４辺に同等のリードフレームを並べたとし
て、２２０ピンしかできないことになる。
リードフレームの幅をより狭くしたり、パッケージのキ
ャビティの内辺寸法を拡げればピン数を増やす事ができ
る。
ャビティの内辺寸法を拡げればピン数を増やす事ができ
る。
しかし、リードフレームは、現在のところ０．１鰭厚み
のものが限界である。機械的強度の問題もあって、これ
以下の小さなリードフレームを作る事ができない。
のものが限界である。機械的強度の問題もあって、これ
以下の小さなリードフレームを作る事ができない。
また、キャビティの内寸を拡げると、ワイヤボンディン
グした時、ワイヤが長くなる。
グした時、ワイヤが長くなる。
ワイヤが長いと、Ｌが増えるし、抵抗にも増える。特に
Ｌの増加は高周波特性を著しく低下させるから、望まし
くない。
Ｌの増加は高周波特性を著しく低下させるから、望まし
くない。
Ｃｅｒ Ｑｕａｄ という略称は、セラミックのパッ
ケージであって、４辺にリードが付いているという事か
ら付けられたものである。
ケージであって、４辺にリードが付いているという事か
ら付けられたものである。
このパッケージは、構造が比較的簡単である。
リードフレームがキャビティの内部まで延伸しているの
で、メタライズ配線などを必要としない。
で、メタライズ配線などを必要としない。
また、セラミック薄板を多層に積層する事もない。
低融点ガラスでリードフレームを固定するから、リード
フレームの取付けが簡単である。
フレームの取付けが簡単である。
こういうわけで安価であるという特長がある。
しかし、リードフレームがキャビ妄イの内部まで延びて
おり、キャビティの一辺の寸法はたとえば１１ａ＋とい
う程度で狭いから、リードフレームの数が２２０本以上
にはできない、という欠点がある。
おり、キャビティの一辺の寸法はたとえば１１ａ＋とい
う程度で狭いから、リードフレームの数が２２０本以上
にはできない、という欠点がある。
（ＩＩ） Ｐ Ｇ Ａ型パッケージ
セラミック板を積層したものである。第７図に概略断面
図を示す。多数のピンをパッケージのド面に立てる。セ
ラミック板には、メタライズ配線がしてあり、メタライ
ズ配線とピンとが接続される。メタライズ配線とＩＣチ
ップの電極パターンとがワイヤボンディングされる。
図を示す。多数のピンをパッケージのド面に立てる。セ
ラミック板には、メタライズ配線がしてあり、メタライ
ズ配線とピンとが接続される。メタライズ配線とＩＣチ
ップの電極パターンとがワイヤボンディングされる。
ピンは４辺にあるというのではなく、下面のキャビティ
を除いた面上に２次元的に配列されている。たとえば、
４列に並んだピン列で、１７ Ｘ １７のピン配列を作
っているものとする。つまり、外周は１７ Ｘ １７ピ
ンで、中央の９×９の部分にピンがないものとする。こ
れは１７Ｘ１７−９Ｘ９＝２０８本のピンを立てること
ができる。一般にＮｘＮの外周部と、ＭｘＭの内周部が
あって、外周部から内周部まで、ピンが一様分布してい
れば、ピン数は（Ｎ−Ｍ）となる。
を除いた面上に２次元的に配列されている。たとえば、
４列に並んだピン列で、１７ Ｘ １７のピン配列を作
っているものとする。つまり、外周は１７ Ｘ １７ピ
ンで、中央の９×９の部分にピンがないものとする。こ
れは１７Ｘ１７−９Ｘ９＝２０８本のピンを立てること
ができる。一般にＮｘＮの外周部と、ＭｘＭの内周部が
あって、外周部から内周部まで、ピンが一様分布してい
れば、ピン数は（Ｎ−Ｍ）となる。
直立するピンと、ワイヤの間にメタライズ配線を介在さ
せるから、キャビティの内寸が小さくても、これが、ピ
ンの数に対する制限とはならない。
せるから、キャビティの内寸が小さくても、これが、ピ
ンの数に対する制限とはならない。
メタライズ配線の幅は０．１ ｗ以下にできるからであ
る。
る。
しかし、この構造は、ピンを立てる工程が必要である。
また、ピンは４辺にあるのではなく、下面の全体に２次
元的に拡がっているので、メタライズ配線を多層にしな
ければならない。
元的に拡がっているので、メタライズ配線を多層にしな
ければならない。
このように、セラミック多層構造となるので、構造が複
雑で、製造コストが極めて高くなる、という深刻な問題
がある。
雑で、製造コストが極めて高くなる、という深刻な問題
がある。
もつとも、超多ピンという点に対しては好適であって、
２００〜４００ピンのパッケージを製作する事が可能で
ある。
２００〜４００ピンのパッケージを製作する事が可能で
ある。
コストの他に、嵩高い、という難点がある。セラミック
を多層に積層するから、高さが増え、嵩高くなってしま
うのである。
を多層に積層するから、高さが増え、嵩高くなってしま
うのである。
パーツ全体のミニ化、チップ化が難しく、面実装が出き
ない、など問題がある。
ない、など問題がある。
Ｃ乃 目 的
超多ピン（４００ピン以上）の安価なＩＣパッケージを
提供する事が本発明の第１の目的である。
提供する事が本発明の第１の目的である。
超多ピンであって薄型のＩＣパッケージを提供する事が
本発明の目的である。
本発明の目的である。
に）構 成
本発明のパッケージは、先に述べたＣｅｒ Ｑｕａｄの
変形といえるかも知れない。
変形といえるかも知れない。
シカシ、リードフレームを、キャビティの中まで延伸さ
せない。こうすると、リードフレームの幅とキャビティ
の内辺のサイズでリードフレームの最大数が２００以下
に制限されてしまうからである。
せない。こうすると、リードフレームの幅とキャビティ
の内辺のサイズでリードフレームの最大数が２００以下
に制限されてしまうからである。
リードフレームの先端は、パッケージの４つの外辺にそ
って低融点ガラスで封止する。
って低融点ガラスで封止する。
キャビティと、リードフレームの先端は広く隔たってい
る。この隔たりをＡｌ蒸着配線によって連絡する。ＩＣ
チップとＡｌ蒸着配線の内端をワイヤボンディングする
。
る。この隔たりをＡｌ蒸着配線によって連絡する。ＩＣ
チップとＡｌ蒸着配線の内端をワイヤボンディングする
。
Ａｌ蒸着配線の外端とリードフレームの先端とをワイヤ
ボンディングする。
ボンディングする。
キャビティの内辺に於ては、Ａｌ蒸着配線が存在するだ
けであり、キャビティが狭くても、Ａｌ蒸着配線を細く
すれば、ピン数を増やすことができる。
けであり、キャビティが狭くても、Ａｌ蒸着配線を細く
すれば、ピン数を増やすことができる。
ワイヤボンディングは１本のリードフレームについて、
２回行うことになり、従来のＩＣパッケージとはこの点
で異なる。
２回行うことになり、従来のＩＣパッケージとはこの点
で異なる。
本発明は、ＩＣチップ−ワイヤーＡｌ蒸着配線−ワイヤ
ーリードフレームの接続構造となる。
ーリードフレームの接続構造となる。
第６図に示すＣｅｒ Ｑｕａｄ型では、ＩＣチップ−ワ
イヤーリードフレームという接続構造であった。
イヤーリードフレームという接続構造であった。
第７図に示すＰＧＡ型では、ＩＣチップ−ワイヤーメタ
ライズ配線−リードピン（ろう付け）という接続構造で
あった。
ライズ配線−リードピン（ろう付け）という接続構造で
あった。
本発明はリードフレームをパッケージの外辺ニガラス封
止する。従って、外辺の寸法によってリードフレームの
数が制限される。外辺の寸法をＷとする。リードフレー
ムの最小ピッチをＰとする。
止する。従って、外辺の寸法によってリードフレームの
数が制限される。外辺の寸法をＷとする。リードフレー
ムの最小ピッチをＰとする。
すると最大ピン数は４Ｗ／Ｐとなる。たとえばＰ＝ Ｏ
，’２１ｍ、 Ｗ ＝ ２２ ｗｇとすると、最大ピ
ン数は４４０ピンとなる。
，’２１ｍ、 Ｗ ＝ ２２ ｗｇとすると、最大ピ
ン数は４４０ピンとなる。
第６図のＩＣパッケージでは、内辺Ｕ（キャビティの４
周）によって、最大ピン数が４Ｕ／Ｐに制限される。た
とえばＰ”０．２ｍ＋、Ｕ＝１１＋ｍとすると、最大ピ
ン数は２２０ピンとなる。
周）によって、最大ピン数が４Ｕ／Ｐに制限される。た
とえばＰ”０．２ｍ＋、Ｕ＝１１＋ｍとすると、最大ピ
ン数は２２０ピンとなる。
本発明は、パッケージの内辺Ｕではなく外辺Ｗによって
、ピン数の最大値が決まる、という点で第６図のものと
異なっている。
、ピン数の最大値が決まる、という点で第６図のものと
異なっている。
以下、図面によって説明する。
第１図は本発明のＩＣパンケージの一例を示す平面図で
ある。
ある。
正方形のセラミック基板１は、中央に正方形の凹部があ
る。これをキャビティ２と呼ぶ。ＩＣチップを固定すべ
き部分である。
る。これをキャビティ２と呼ぶ。ＩＣチップを固定すべ
き部分である。
セラミック基板１は、１枚の板でキャビティ２を加工し
たものであってもよい。また、１枚の盲板の上に、中央
に開口を有する板を積層したものであってもよい。
たものであってもよい。また、１枚の盲板の上に、中央
に開口を有する板を積層したものであってもよい。
キャヒーテイ２の周囲を内辺Ｕという。また、セラミッ
ク基板１の外周部近くを外辺Ｗという。
ク基板１の外周部近くを外辺Ｗという。
正方形の内辺Ｕと、正方形の外辺Ｗで囲まれる部分を周
縁面３という事にする。
縁面３という事にする。
基板１の周縁面３には、多数本のＡｌ蒸着配線４が、放
射状に設けられる。
射状に設けられる。
Ａｌ蒸着配線４は内端８に於ては密に分布し、外端９に
於ては粗に分布している。これは内辺Ｕが狭く、外辺Ｗ
が広い事による。
於ては粗に分布している。これは内辺Ｕが狭く、外辺Ｗ
が広い事による。
内端８に於けるピッチＰがＡｌ蒸着配線４の数の上限を
決定する。真空蒸着で配線を形成するのであるから、幅
が１０μｍ程度のものは容易に作ることができる。
決定する。真空蒸着で配線を形成するのであるから、幅
が１０μｍ程度のものは容易に作ることができる。
しかし、Ａｌ蒸着配線４の内端８は、後にワイヤボンデ
ィングすることになり、ボンディングに耐える強度がな
くてはならない。このため、幅が２５μｍ程度必要にな
る。配線幅が２５μｍであれば、配線のピッチＰは５０
μｍ〜４０μｍ程度にする事ができる。
ィングすることになり、ボンディングに耐える強度がな
くてはならない。このため、幅が２５μｍ程度必要にな
る。配線幅が２５μｍであれば、配線のピッチＰは５０
μｍ〜４０μｍ程度にする事ができる。
たとえば、内辺Ｕ＝１１ｍとすると、Ｐ＝５０μｍ と
して、４辺に、最大８８０の配線を形成できる。しかし
、実際には、リードフレーム６の幅がリードフレーム数
を制限することになる。これについては後述する。
して、４辺に、最大８８０の配線を形成できる。しかし
、実際には、リードフレーム６の幅がリードフレーム数
を制限することになる。これについては後述する。
Ａｌ蒸着配線４のおのおのは交叉する事なく、途切れる
事なく内端から外端へと拡がりながら続いている。
事なく内端から外端へと拡がりながら続いている。
セラミック基板１の上にＡｌ蒸着配線４のみを形成した
ものを第２図に示す。
ものを第２図に示す。
リードフレーム６は、８角形のフレーム枠体１６の中に
形成されている。フレーム枠体１６の四辺から、内側へ
向って延びる平行なリードフレーム群が４つ存在する。
形成されている。フレーム枠体１６の四辺から、内側へ
向って延びる平行なリードフレーム群が４つ存在する。
これは８角形の鉄ニツケル薄板を、不要な部分を打抜く
ことによって作ったものである。
ことによって作ったものである。
リードフレームの総数Σは、！’ｌ蒸着配線４の総数に
等しい。
等しい。
全てのリードフレームの内端１０には、Ａｌ蒸着膜７が
形成されている。これは、ワイヤボンディングの際、リ
ードフレーム側のパッドとなる。
形成されている。これは、ワイヤボンディングの際、リ
ードフレーム側のパッドとなる。
第３図はリードフレーム枠体１６、リードフレーム６の
みの平面図である。これを第２図のセラミック基板１に
重ね、低融点ガラス１１で、リードフレーム６の内端１
０を、基板１の外辺Ｗに固着する。
みの平面図である。これを第２図のセラミック基板１に
重ね、低融点ガラス１１で、リードフレーム６の内端１
０を、基板１の外辺Ｗに固着する。
第４図は第１図のパッケージの縦断面図である。
鉄ニッケルリードフレーム６の内端１０は、下面で低融
点がラス１１によって、基板１外辺Ｗに固着される。リ
ードフレーム１０のＡｌ蒸着膜７と、Ａｌ蒸着配線４の
外端９とは近接している。
点がラス１１によって、基板１外辺Ｗに固着される。リ
ードフレーム１０のＡｌ蒸着膜７と、Ａｌ蒸着配線４の
外端９とは近接している。
高さが異なるが、これは僅かな段差に過ぎない。
パッケージとしては、第１図、第２図の状態である。た
だし、リードフレーム６、配線４の総数は、実際には何
方という数である。ここでは簡単のため、少数のリード
フレーム、配線しか図示していない。
だし、リードフレーム６、配線４の総数は、実際には何
方という数である。ここでは簡単のため、少数のリード
フレーム、配線しか図示していない。
Ａｌ蒸着配線４が、リードフレーム６とＩＣチップの間
に介在している、という事が重要である。
に介在している、という事が重要である。
第５図はＩＣチップ１７を実装した状態の縦断面図を示
している。
している。
セラミック基板１の中央のキャビティ２にＩＣチップ１
７を、ガラスペースト１８によって固着する。
７を、ガラスペースト１８によって固着する。
ＩＣチップの電極パターンと、Ａｌ蒸着配線４の内端８
とを、ボンディングワイヤ１４によって接続してある。
とを、ボンディングワイヤ１４によって接続してある。
Ａｌ蒸着配線４の外端９と、リードフレーム６のＡ！！
蒸着膜７とは、ボンディングワイヤ１３によって接続し
てある。つまり、ひとつのリードフレームあたり、ワイ
ヤボンディングを２回行わなければならない。
蒸着膜７とは、ボンディングワイヤ１３によって接続し
てある。つまり、ひとつのリードフレームあたり、ワイ
ヤボンディングを２回行わなければならない。
この後、外辺Ｗに沿って低融点ガラス１２を塗布し、キ
ャップセラミック１５を置いて加熱し、ガラス封止する
。こうして、キャップセラミック１５とセラミック基板
１によって内部空間Ｓが密封される。
ャップセラミック１５を置いて加熱し、ガラス封止する
。こうして、キャップセラミック１５とセラミック基板
１によって内部空間Ｓが密封される。
リードフレーム６の先端は任意である。真直ぐに、４方
へ延ばしてあってもよい。この図では下内方へ曲げであ
るが、これはチップキャリヤとして使う例を示している
。
へ延ばしてあってもよい。この図では下内方へ曲げであ
るが、これはチップキャリヤとして使う例を示している
。
リードフレームの最小ピッチをＰとすると、−辺に並べ
ることのできるリードフレームの数の最大は、外辺の長
さＷをＰで割った値Ｗ／Ｐになる。
ることのできるリードフレームの数の最大は、外辺の長
さＷをＰで割った値Ｗ／Ｐになる。
第６図のものは、内辺の長さＵをＰで割った値Ｕ／Ｐが
一辺に並べうるリードフレームの最大になる。Ｗ／Ｕは
２程度であることが多い。
一辺に並べうるリードフレームの最大になる。Ｗ／Ｕは
２程度であることが多い。
つまり、第６図のものより、リードフレームの数は２倍
程度に多くする事ができる。
程度に多くする事ができる。
（イ）実施例
４４０ピンのＣｅｒ ＱｕａｄのＩＣパッケージの例を
示す。
示す。
中央にキャビティを有する２２ Ｘ ２２ ａｍの広さ
、１．５ｍｍ厚のアルミナ基板を用意した。キャビティ
の寸法は１１ｍ５＋Ｘ１１ｍである。つまりＷ＝２２園
、Ｕ＝１１ｍである。
、１．５ｍｍ厚のアルミナ基板を用意した。キャビティ
の寸法は１１ｍ５＋Ｘ１１ｍである。つまりＷ＝２２園
、Ｕ＝１１ｍである。
アルミ蒸着によって、基板の周縁面に、Ａｌ蒸着配線４
を放射状に形成する。内辺に於てアルミ配線の幅は５０
μｍ１ピツチは１００μｍ（間隙が５０ ｐｍ ）とし
た。外辺に於ては、ピッチが約２倍になる。
を放射状に形成する。内辺に於てアルミ配線の幅は５０
μｍ１ピツチは１００μｍ（間隙が５０ ｐｍ ）とし
た。外辺に於ては、ピッチが約２倍になる。
セラミック基板の上に、Ａｌ蒸着配線のパターンを描い
たマスクを置き、イオンブレーティング法で蒸着を行な
った。
たマスクを置き、イオンブレーティング法で蒸着を行な
った。
１、ＯＸ １０−’ 〜１．Ｑ Ｘ ＩＱ−’ Ｔｏｒ
ｒの真空度とし、ＩＱ ｋＷの電子銃でアルミニウムを
入れたるつぼを加熱し、１３．５６ ＭＩＩｚ 、
１００ Ｗの高周波で励起した。
ｒの真空度とし、ＩＱ ｋＷの電子銃でアルミニウムを
入れたるつぼを加熱し、１３．５６ ＭＩＩｚ 、
１００ Ｗの高周波で励起した。
蒸着配線の厚みは３．０〜４．０Ｐｍとなった。 ピッ
チがｉｏｏＰｍで、内辺がｌ１ｍであるから、−辺に１
１０本の配線パターンを形成できる。四辺で４４０本に
なる。
チがｉｏｏＰｍで、内辺がｌ１ｍであるから、−辺に１
１０本の配線パターンを形成できる。四辺で４４０本に
なる。
次にリードフレームの先端にも、メタルマスクを用いて
Ａｌ蒸着を行ない、第３図に示すようなＡｌ蒸着膜７を
形成した。膜厚は３．０〜５．０μｍ程度がよい。
Ａｌ蒸着を行ない、第３図に示すようなＡｌ蒸着膜７を
形成した。膜厚は３．０〜５．０μｍ程度がよい。
１．０μｍ以下の膜厚であると、次工程の加熱によりＡ
ｌが拡散するので役に立たない。それで、２．０μｍ以
上とする。
ｌが拡散するので役に立たない。それで、２．０μｍ以
上とする。
リードフレームはセラミック基板の外辺に付けられる。
リードフレームの幅を０．１ ｍとすると、ピッチは０
．２ ｍとなる。外辺が２２ｍ＋であるから、１１０本
のリードフレームを一辺にとりつけることができ、四辺
で４４０本のリードフレームの固着が可能である。
．２ ｍとなる。外辺が２２ｍ＋であるから、１１０本
のリードフレームを一辺にとりつけることができ、四辺
で４４０本のリードフレームの固着が可能である。
リードフレームを付けるために、セラミック基板の外辺
層りにＰｂＯ系低融点ガラスを塗布した。
層りにＰｂＯ系低融点ガラスを塗布した。
これにリードフレームの内端を接触させ、大気中、４５
０℃で、５分程度トンネル炉を通した。低融点ガラスが
融けて、リードフレームと基板の間に拡がり、再び冷却
固化する。これによってリードフレーム先端が基板の外
辺に固着される。
０℃で、５分程度トンネル炉を通した。低融点ガラスが
融けて、リードフレームと基板の間に拡がり、再び冷却
固化する。これによってリードフレーム先端が基板の外
辺に固着される。
この後、フレーム枠体１６を、リードフレーム６から切
り取る。リードフレームは、平面上にあるようにしても
よい。つまり４方へ真直ぐに延伸した形態であってもよ
い。
り取る。リードフレームは、平面上にあるようにしても
よい。つまり４方へ真直ぐに延伸した形態であってもよ
い。
また、下方へ垂直に折曲げてもよい。
さらに、下内方へＪ形に折曲げてもよい。
（６）効 果
セラミック基板の周縁面にＡｌ蒸着配線を蒸着によって
形成している。リードフレームの板幅の最小値による制
限は、キャビティの寸法Ｕに対して課されるのではない
。パッケージの外辺の寸法Ｗに対して課されることにな
る。リードフレームのピッチの最小値をＰとすると、ピ
ン数の最大値は４Ｗ／Ｐとなる。４Ｕ／Ｐに比べてＷ／
Ｕだけ増加することになる。
形成している。リードフレームの板幅の最小値による制
限は、キャビティの寸法Ｕに対して課されるのではない
。パッケージの外辺の寸法Ｗに対して課されることにな
る。リードフレームのピッチの最小値をＰとすると、ピ
ン数の最大値は４Ｗ／Ｐとなる。４Ｕ／Ｐに比べてＷ／
Ｕだけ増加することになる。
Ａｌ配線は蒸着法によって作られるから寸法をいくらで
も細くできる。
も細くできる。
第６図のＣｅｒ Ｑｕａｄに比べて、ピン数をＷ／Ｕに
増せる。しかし、製造工程はそれほど複雑にはならない
。Ａｌ蒸着を行わねばならないが、これは難しいことで
はない。
増せる。しかし、製造工程はそれほど複雑にはならない
。Ａｌ蒸着を行わねばならないが、これは難しいことで
はない。
リードフレームの固着は低融点ガラスによってなされる
から、第６図のものと同じである。コスト高にはならな
い。
から、第６図のものと同じである。コスト高にはならな
い。
多層にセラミック薄板を積層しなくてはならないという
事がない。メタライズ配線を多数段けなければならない
という事もない。多数のピンをパッケージにロウ付けす
る、という手数も不要である。第７図のＰＧＡ法に比べ
ても、コストは１／３〜１／２程度である。
事がない。メタライズ配線を多数段けなければならない
という事もない。多数のピンをパッケージにロウ付けす
る、という手数も不要である。第７図のＰＧＡ法に比べ
ても、コストは１／３〜１／２程度である。
ワイヤボンディングは１本のリードフレームあたり、２
回に増える。しかし、それでもＰＧＡに比べて１／３〜
１／２であり、第６図のＣｅｒ Ｑｕａｄ型に比べても
、約１割程度コストアップになるだけである。
回に増える。しかし、それでもＰＧＡに比べて１／３〜
１／２であり、第６図のＣｅｒ Ｑｕａｄ型に比べても
、約１割程度コストアップになるだけである。
つまり、超多ピンＩＣパッケージを安価に製造する事が
できる。
できる。
第１図は本発明のＩＣパッケージの概略平面図。
第２図はセラミック基板にＡｌ蒸着配線を設けたものの
平面図。 第３図はリードフレームのみの平面図。 第４図は第１図のＩＣパッケージの縦断面図。 第５図はＩＣチップを実装したＩＣパッケージの縦断面
図。 第６図は公知のＣｅｒ Ｑｕａｄ型ＩＣパッケージの縦
断面図。 第７図は公知のＰＧＡ型ＩＣパッケージの縦断面図。 １・・・・・・セラミック基板 ２・・・・・・キャビティ ３・・・・・・周縁面 ４・・・・・・Ａｌ蒸着配線 ６・・・・・・リードフレーム ７・・・・・・Ａｌ蒸着膜 ８・・・・・・Ａｌ蒸着配線の内端 ９・・・・・・Ａｌ蒸着配線の外端１ ０・・・・・・リードフレームの内端１１・・・・・・
低融点ガラス １２・・・・・・低融点ガラス １３．１４・・・・・・ワ イ ヤ １５・・・・・・キャップセラミック １７・・・・・・Ｉｃチップ １８・・・・・・ガラスペースト Ｕ・・・・・・セラミック基板のキャ ビティの辺、内辺 Ｗ・・・・・・セラミック基板の外辺 発明者 工藤和直
平面図。 第３図はリードフレームのみの平面図。 第４図は第１図のＩＣパッケージの縦断面図。 第５図はＩＣチップを実装したＩＣパッケージの縦断面
図。 第６図は公知のＣｅｒ Ｑｕａｄ型ＩＣパッケージの縦
断面図。 第７図は公知のＰＧＡ型ＩＣパッケージの縦断面図。 １・・・・・・セラミック基板 ２・・・・・・キャビティ ３・・・・・・周縁面 ４・・・・・・Ａｌ蒸着配線 ６・・・・・・リードフレーム ７・・・・・・Ａｌ蒸着膜 ８・・・・・・Ａｌ蒸着配線の内端 ９・・・・・・Ａｌ蒸着配線の外端１ ０・・・・・・リードフレームの内端１１・・・・・・
低融点ガラス １２・・・・・・低融点ガラス １３．１４・・・・・・ワ イ ヤ １５・・・・・・キャップセラミック １７・・・・・・Ｉｃチップ １８・・・・・・ガラスペースト Ｕ・・・・・・セラミック基板のキャ ビティの辺、内辺 Ｗ・・・・・・セラミック基板の外辺 発明者 工藤和直
Claims (3)
- （１）ＩＣチップ１７を収容すべきキャビティ２を中央
に有する矩形状のセラミック基板１と、キャビティ２の
外側のセラミック基板１の周縁面３上に内辺Ｕから外辺
Ｗに至るように放射状に蒸着された多数のＡｌ蒸着配線
４と、セラミック基板１の外辺にそつて低融点ガラス１
１によつて固着された多数の鉄ニッケルリードフレーム
６とよりなり、ＩＣチップ１７をキャビティ２にマウン
トした後、ＩＣチップ１７の電極部とＡｌ蒸着配線４の
内端８とをワイヤボンディングし、Ａｌ蒸着配線４の外
端９とリードフレーム６の内端１０とをワイヤボンディ
ングし、さらに、キャップセラミック１５を低融点ガラ
ス１２でセラミック基板１に固着するようにした事を特
徴とするＩＣパッケージ。 - （２）リードフレーム６の内端１０にはＡｌ蒸着膜７が
形成してあり、Ａｌワイヤによつて、リードフレームの
Ａｌ蒸着膜７とＡｌ蒸着配線４の外端９とを接続してあ
る事を特徴とする特許請求の範囲第（１）項記載のＩＣ
パッケージ。 - （３）リードフレームの繰返しピッチの最小値が０．２
ｍｍである事を特徴とする特許請求の範囲第（２）項記
載のＩＣパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5503387A JPS63221653A (ja) | 1987-03-10 | 1987-03-10 | Ｉｃパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5503387A JPS63221653A (ja) | 1987-03-10 | 1987-03-10 | Ｉｃパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63221653A true JPS63221653A (ja) | 1988-09-14 |
Family
ID=12987344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5503387A Pending JPS63221653A (ja) | 1987-03-10 | 1987-03-10 | Ｉｃパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63221653A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918512A (en) * | 1988-12-19 | 1990-04-17 | Motorola, Inc. | Semiconductor package having an outwardly arced die cavity |
| US4987475A (en) * | 1988-02-29 | 1991-01-22 | Digital Equipment Corporation | Alignment of leads for ceramic integrated circuit packages |
| JPH0364935A (ja) * | 1989-08-02 | 1991-03-20 | Nec Corp | ガラス封止型半導体装置 |
| JPH04127444A (ja) * | 1990-09-18 | 1992-04-28 | Nec Corp | ガラス封止型半導体装置 |
| JPH0521495A (ja) * | 1991-07-16 | 1993-01-29 | Kyocera Corp | 半導体装置 |
| JPH0574830A (ja) * | 1991-09-12 | 1993-03-26 | Kyocera Corp | 半導体装置 |
| JPH0677272A (ja) * | 1992-08-26 | 1994-03-18 | Kyocera Corp | 半導体素子収納用パッケージ |
-
1987
- 1987-03-10 JP JP5503387A patent/JPS63221653A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4987475A (en) * | 1988-02-29 | 1991-01-22 | Digital Equipment Corporation | Alignment of leads for ceramic integrated circuit packages |
| US4918512A (en) * | 1988-12-19 | 1990-04-17 | Motorola, Inc. | Semiconductor package having an outwardly arced die cavity |
| JPH0364935A (ja) * | 1989-08-02 | 1991-03-20 | Nec Corp | ガラス封止型半導体装置 |
| JPH04127444A (ja) * | 1990-09-18 | 1992-04-28 | Nec Corp | ガラス封止型半導体装置 |
| JPH0521495A (ja) * | 1991-07-16 | 1993-01-29 | Kyocera Corp | 半導体装置 |
| JPH0574830A (ja) * | 1991-09-12 | 1993-03-26 | Kyocera Corp | 半導体装置 |
| JPH0677272A (ja) * | 1992-08-26 | 1994-03-18 | Kyocera Corp | 半導体素子収納用パッケージ |
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